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採用通用核查指令降低Verilog設計中命題的複雜性

對於積體電路設計工程師來說，把設計要點用命題注釋可以提高程式的可讀性，但是這會引出在合成過程中如何利用命題，並防止對命題綜合從而影響邏輯輸出的問題。本文比較了在Verilog 或 VHDL語言程式中不同的命題方法進行硬體設計驗証的優點和缺點，所提出的白盒驗証工具能夠降低命題的複雜性。

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