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用分層實體合成工具實現千萬閘級複雜晶片的一次性時序收斂

在解決時序收斂問題中，WLM方法建立在後處理時序與合成時序耦合的基礎上，對於更小線寬的製程技術，互連對晶片的延遲特性影響很大，而基於WLM的時序幾乎與後處理時序無關，它是一種靜態方法，因而不能滿足千萬閘級複雜晶片設計對一次性時序收斂的要求。本文介紹的實體合成工具使用基於佈線的水平和垂直方向的電阻及電容參數的模組RC模型，能夠對後佈線時序進行更精確的預測，從而加快時序收斂。

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