嵌入式合成技術增強了高密度FPGA工具性能


新型可程式元件的複雜性，再加上其固有的佈線延遲，這使得FPGA設計者感到合成、佈局及佈線流程正面臨危機。新元件的規模導致了更長的執行時間，並降低了在佈局佈線之前時序的可預測性。執行時間比FPGA的閘數成長得更快，而且每次設計反覆都可能出現一條新的關鍵路徑，因而使設計者放棄超越工具的企圖。更多的反覆及更長的執行時間會拖延完成設計時間，並抵銷可程式邏輯的基本優勢，即更快的設計周期。