SystemVerilog可以提供基於聲明的高效驗證方法
作者:Thomas L. Anderson

功能日益複雜、規模日益龐大的系統級晶片(SoC)元件正在給晶片驗證人員不斷施加壓力。生成一個沒有重大缺陷的設計是一項非常艱鉅的挑戰。基於聲明的驗證(ABV)是目前最佳解決方案之一，它能透過設計工程師的經驗知識和自動驗證方法在投片前對設計進行重點測試。本文將對這一方法作一簡要介紹，並論述SystemVerilog語言是如何孕育出如此高效並被廣泛使用的聲明和ABV。