| 透過實體合成實現複雜FPGA時序收斂 |
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要實現複雜FPGA晶片設計時序收斂，非常類似於古老的遊戲-打地鼠，在修復每個關鍵路徑問題時，新的問題又會冒出來。如何在這種‘打地鼠’遊戲中如何獲勝呢？導致設計反覆中不可預測性的原因是自然的實體特性，因此實體合成當仁不讓成為首選解決方案。當模組A的RTL改變並擴大、延長模組B和C中的走線時，新的更長互連可以被正確估計，最佳化、佈局和局部佈線的整合以及新的關鍵路徑可以自動解決這些問題。
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