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開放式SystemVerilog驗證方法OVM提供網路下載

上網時間: 2008年01月18日  打印版  Bookmark and Share  字型大小:  

關鍵字:OVM  驗證方法  SystemVerilog 

EDA工具供應商益華電腦(Cadence Design Systems)與明導國際(Mentor Graphics)宣佈,Open Verification Methodology (OVM)即日起開始提供網路下載;透過標準開放源碼Apache 2.0授權,有興趣者可從OVM網站(www.ovmworld.org)免費下載OVM原始碼、文件與使用範例。

OVM以IEEE Std. 1800-2005 SystemVerilog標準為基礎,號稱是業界首個開放式、語言可互通的SystemVerilog驗證方法。OVM提供方法與隨附程式庫,使用者能夠建立模組化、可重複使用的驗證環境,讓各種元件能夠在其中透過標準的transaction layer建立介面而彼此溝通;也能透過共同的方法而在公司內外重複使用,和為虛擬序列與block-to-system的重複使用而分類,以及與量產流程中其他常用語言完全整合。

OVM是Mentor與Cadence的聯合開發活動,擁有眾多驗證平台的支援,可支援新手或驗證專家的需求。OVM包括基礎層的公用程式,這是在SystemVerilog中建立先進物件導向、coverage-driven environment與可重複使用驗證IP (VIP)的重要關鍵。OVM將驗證實務導入至方法與程式庫中,降低了採用SystemVerilog的複雜性,也大幅縮短建立驗證環境所需的時間;輕易的整合隨插即用VIP並確保程式碼的可攜帶性與重複使用性。

OVM量產版本即刻起供貨,並將於2008年稍後發表的版本中強化功能。Cadence與Mentor表示將合作保證OVM能夠在雙方的模擬器上順利執行,並擁有在Mentor之Advanced Verification Methodology與Cadence之Incisive Plan-to-Closure Methodology (Universal Reuse Methodology module)等既有環境中的backwards compatibility。




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