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[ 2008年5月17日 ]


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高效能通訊系統之位元錯誤率測試策略

要驗證位元錯誤率有許多測試上的瓶頸，例如測試時間太長、測試成本太貴、測試準確度太低...等，這些皆是目前所有廠商迫切想要解決的問題。有鑑於此，在本文中將利用新的演算方式，也就是根據輸入資料之抖動訊息搭配待測電路(時脈與資料回復電路)特性，實現出更有效率的位元錯誤率內建測試方法，以大幅降低生產測試所需之成本與時間。

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線上研討會

˙ 基架的訊號調節技術線上研討會 (2008-05-28)

˙ 高速、高增益的去補償放大器 (2008-06-04)

精彩研討會重播

˙ GHz取樣系統設計的挑戰

˙ 高性能FPGA供電方案設計技術

˙ 零NRE費用結構化ASIC解決方案

˙ Amplifier and ADC Performance Optimization (英文)

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