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技術文庫 (按日期排列)
- 針對ASIC和FPGA設計的多點合成技術 (2004-03-14)
- 設計與驗證複雜SoC中可合成的類比及射頻模型 (2004-03-14)
- 採用整合結構的增強ASIC、COT和COPD模型 (2004-03-14)
- 用振盪器採樣隨機數產生器保證網路SoC設計加密演算法的安全性 (2004-02-29)
- 如何選擇合適元件用於高速數位通訊系統的熱插拔電路設計 (2004-02-15)
- 電源網格的電壓下降和電遷移效應分析 (2004-02-15)
- 基於FPGA的網路處理技術的性能和靈活性分析 (2004-02-15)
- 半導體產業IP再使用現狀概述 (2004-01-31)
- 鎖相環和延遲鎖定環變成可再使用IP模組 (2004-01-17)
- CEO觀點 (2004-01-01)
- ISSP結構化ASIC解決方案 (2004-01-01)
- 0.13微米技術成熟 向90奈米邁進步伐謹慎 (2004-01-01)
- 可測試性設計與EDA技術 (2004-01-01)
- 利用FPGA的多時脈設計策略 (2004-01-01)
- 高速系統訊號完整性設計工具的選擇策略 (2004-01-01)
- 在下一代通訊系統中保持訊號完整性 (2003-12-14)
- LSI光平台為高整合度光元件鋪平道路 (2003-12-14)
- 新型Sonet/SDH訊框器為多協定服務奠定基礎 (2003-12-14)
- 利用整合工具提高演算法驗證及目標硬體實施效率 (2003-12-14)
- 針對SoC設計 Verisity推出效率更高的系統級驗證解決方案 (2003-11-30)
- 如何現實在銅背板上傳輸10Gbps串列數據 (2003-11-30)
- 藍芽車載系統的組成結構和應用規格分析 (2003-11-17)
- 嵌入式記憶體的可測試設計技術 (2003-11-17)
- 如何設計具XML以及Web瀏覽功能的嵌入式設備 (2003-11-15)
- 超越傳統IR壓降的電源分析和設計方法 (2003-11-01)
- 採用新型通訊分析儀縮短W-CDMA訊號的觀測時間 (2003-11-01)
- 提高RISC/DSP組合處理器性能的一些新思路 (2003-11-01)
- 採用垂直智慧功率IC設計功率因子校正變換器 (2003-11-01)
- Cadence將定製IC工具整合成單個設計平台 (2003-11-01)
- Gigabit設備PCB的訊號完整性設計 (2003-10-11)
- 嵌入式即時系統開發的正確選擇 (2003-10-11)
- 用MATLAB和音效卡實現T型波訊號產生器的設計方法 (2003-10-11)
- DWDM組件的損耗和色散測試 (2003-09-27)
- 利用標準CMOS製程批量製造光微機電系統 (2003-09-27)
- Esterel Studio 5.0適用於設計SoC中的關鍵路徑 (2003-09-27)
- 中國大陸類比設計工具借助美國新興公司力量銷往海外 (2003-09-27)
- RTL確認贏得越來越多ASIC設計師的支援 (2003-09-27)
- Cadence發佈針對銅製程的新版擷取工具 (2003-09-27)
- 明導資訊的兩種新工具使設計師佈線更加方便 (2003-09-27)
- 零星事件調度策略 (2003-09-27)
- 一種基於鎖相環的時脈系統設計 (2003-09-13)
- RTL級設計提交技術已臻成熟 (2003-09-13)
- 兩岸半導體產業觀察：電子設計比重持續提升 (2003-09-13)
- 矽虛擬原型：實現奈米級IC設計關鍵技術 (2003-09-13)
- 為提高良率重新定義IC設計 (2003-09-13)
- 用RTL測試平台驗證Transaction-Level IP模型 (2003-08-30)
- 如何提高PP-VPN的可擴展性和安全性 (2003-08-30)
- 低功耗資訊家電系統的設計預測性分析 (2003-08-26)
- 低功耗消費性媒體產品設計的類比?RF設計自動化技術 (2003-08-26)
- 利用自動設置資訊工具簡化晶片設計等效檢查 (2003-08-09)
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