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| 2007-01-22 | Silicon Optix採用Synopsys佈線方案進行90奈米設計 EDA廠商Synopsys近日宣佈，美國威捷半導體(Silicon Optix)採用Synopsys IC Compiler下一代佈局佈線解決方案，設計其高性能視訊處理器。長期以來，威捷半導體一直是Synopsys佈局佈線技術的用戶。為了轉向90奈米製程，威捷半導體評估了市場上所有的解決方案，並最終選定了IC Compiler。 |
| 2005-12-14 | 使用基於圖形的實體合成加速FPGA設計時序收斂 本文首先介紹了主要的傳統合成方法，並說明這些方法存在的相關問題，然後介紹基於圖形的實體合成概念，並指出這種技術如何滿足目前先進FPGA的設計需求。 |
| 2005-09-09 | 如何為SoC設計選擇IP核心 引言：SoC設計師常常需要仔細考慮以決定哪種IP核心對一個給定的SoC項目最合適。他們必須決定核心的類型(軟核心或是硬核心)、可交付使用核心和相關產品的品質、IP供應商的可靠性和承諾等。本文將就以上每個環節進行討論，並為如何最好地評估競爭性IP核心的特性提供指導。 |
| 2005-01-28 | Synplicity升級FPGA整合工具 能整合第三方產品 Synplicity最近發佈了Synplify Pro FPGA整合工具，宣稱新工具能緊密整合第三方形式驗証、佈局佈線及除錯產品，在執行時間和結果品質上均有所改進，Synplify Pro 8.0包含形式驗証流程，支援Cadence的Conformal和Prover Technology的 eCheck等效校驗器，允許Synplify Pro最佳化可與流行的形式驗証軟體方案協同使用 |
| 2003-09-27 | 明導資訊的兩種新工具使設計師佈線更加方便 明導資訊最近升級了它的FPGA BoardLink，使這種工具能夠根據FPGA設計師最新的FPGA佈局佈線結果，自動更新PCB設計軟體中的接腳佈置。與此同時，該公司為它的Capital Harness Systems系列產品新增了一種用於線束設計原理圖產生工具。 |
| 2003-09-13 | RTL級設計提交技術已臻成熟 暫存器傳輸級(RTL)設計提交正引發IC設計方法的一次重大轉變。不斷縮小的製程節點、不斷增加的SoC設計複雜度、再加上緊縮的研發預算，所有這一切均使得傳統的‘閘級設計提交(signoff)’變得無法令人接受，特別是注意到由於合成?佈局佈線的設計反覆而造成的時間和金錢上的浪費。SoC設計工程師需要更高的工作效率、降低設計成本、並加速設計周轉時間，而所有這些目標他們均可透過將更多的設計在RTL級完成來實現。 |
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