RTL相關技術術語
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| 2012-05-02 | Xilinx推Vivado套件 設計生產力提升四倍 賽靈思(Xilinx, Inc.)稍早前發佈了全新的 Vivado 設計套件，與以往開發套件最大不同之處在於， Vivado 是以IP和系統為中心，它將加速可編程系統的整合，不僅建置速度提升四倍，而且能讓所有的軟體工程師們，都能以熟悉的C語言立即展開 FPGA 設計。 |
| 2012-04-26 | 燦芯半導體推出新一代SoC整合平台 燦芯半導體(Brite Semiconductor)日前宣佈，已開始供能滿足快速和可靠 RTL 交付的新一代 SoC 整合平台「 Briliante 」。根據客戶定制的目標，結合架構的複雜度，燦芯半導體能在1~3天內完成 RTL 設計以供合成，包括自動產生測試案例以供驗證。此外，這個通用的平台還能杜絕手工連接所帶來的風險，它可透過簡單的、參數化的配置實施程式設計。 |
| 2012-04-25 | 新創公司實現八星期完成SoC設計里程碑 一家位於美國加州的新創公司 Algotochip Corp. 稍早前宣佈，已經完成一款系統單晶片(SoC)計，據稱僅需要八到十六個星期，便可讓晶片從編寫 C 程式碼到實際完成，這也首次真正實現了自動化「軟體到晶片」(software-to-chip)設計的夢想。 |
| 2011-10-21 | ARM與台積電完成首件20奈米Cortex-A15處理器Tape Out 英商 ARM 與台灣晶圓代工大廠台積電(TSMC)日前共同宣佈，雙方已順利合作完成首件採用 20奈米製程技術生產的 ARM Cortex-A15 處理器設計定案(Tape Out)。藉由台積電在開放創新平台上建構完成的 20奈米設計生態環境，雙方花費六個月的時間即完成從暫存器轉換階層(RTL)到產品設計定案的整個設計過程。 |
| 2011-10-21 | Advantest在ESL流程中納入思源Verdi偵錯系統 EDA軟體供應商思源科技(SpringSoft)宣佈，已經與半導體測試設備供應商 Advantest Corporation 簽訂合約，Advantest 將擴大使用思源的 Verdi 自動化偵錯系統，在其增強型電子系統層級(ESL)的設計流程中使用 Verdi ，以驗證經行為合成軟體合成的暫存器交換層次(RTL)設計。 |
| 2011-10-18 | eSilicon、MIPS在GF投產28nm 1.5GHz MPU叢集 eSilicon 公司日前與美普思科技(MIPS Technologies, Inc) 宣佈，已採用 GLOBALFOUNDRIES 的先進低功率28奈米 SLP 製程技術，在 GLOBALFOUNDRIES 位於德勒斯登(Dresden)的Fab 1進行高效能、三路微處理器叢集的投片，預計明年初正式出貨。 |
| 2011-08-03 | 運用SAD演算法降低FPGA資源利用率 本文展示了一種降低FPGA資源占用率的設計方法。介紹了如何從比RTL更高層次的抽象層分析資源共享，讓資源占用率比依賴RTL設計中的互斥任務的方法更低。 |
| 2011-06-09 | S2C的TAI Verification Module加速FPGA原型驗證 S2C 公司日前宣佈，已開發出一款原型驗證產品── TAI Verification Module(專利申請中)。該模組允許使用者透過一條x4 PCIe Gen2通道到連接FPGA原型中的用戶設計和用戶的電腦，使得使用者能夠使用大量資料和測試向量對FPGA原型中的用戶設計進行快速驗證。 |
| 2011-04-11 | 新思DC Explorer加快複雜SoC前期的RTL評估 新思DC Explorer加快複雜SoC前期的RTL評估 |
| 2011-03-09 | 在SoC設計中採用靜態驗證 本文將探討多種靜態驗證——包括RTL lint、靜態RTL檢查(包括低功耗結構驗證和時脈域交叉驗證)、順序形式校驗、自動形式應用以及基於聲明的形式特徵驗證。 |
| 2010-10-08 | 新思Synplify FPGA合成軟體提升4倍速執行時間 新思科技(Synopsys)近日宣佈推出新版之 Synplify Pro 及 Synplify Premier FPGA 合成工具(synthesis tool)，可有效縮短邏輯合成(logic synthesis)的執行時間(runtime)並實現更快速的後網表(post-netlist)增量設計(incremental design turn)。 |
| 2010-08-18 | 萊迪思新版CPLD工具強化合成與功耗最佳化功能 萊迪思半導體(Lattice Semiconductor)發佈ispLEVER Classic設計工具套件1.4版。升級版ispLEVER Classic設計軟體增添具有HDL Analyst功能集的Synopsys Synplify Pro，以及改進的ispMACH 4000ZE CPLD Fitter，可提供更好的功耗最佳化功能。 |
| 2010-08-09 | 什麼是形式驗證？ 驗證實現工作包括將多種輸入條件定義為測試計劃的一部份、製作功能覆蓋模型、開發測試平台、製作輸入激勵產生器、編寫指導性測試以及執行測試、分析覆蓋率指標、調整激勵產生器以針對未驗證的設計部份，然後反覆這一過程。純形式驗證技術則相反，專注於證實模組的端到端、直接對應微架構規格的高層要求，幫助用戶極大提高計畫的設計和驗證產能，同時確保正確性。 |
| 2010-06-17 | Actel標準軟體套裝免費供應IP核心和RTL套裝 Actel標準軟體套裝免費供應IP核心和RTL套裝 |
| 2010-04-23 | Cadence擴大在TSMC的整合式signoff工具支援 益華電腦(Cadence)宣佈，擴大在台積電(TSMC) 65奈米整合式簽核(signoff)標準作業(Integrated Signoff Flow)中的工具支援，導入RTL Compiler、EDI System、QRC Extraction與Encounter Timing System，以實現訊號完整性。 |
| 2009-10-19 | 新思發表Synphony高階合成解決方案 新思科技(Synopsys)發表一款結合M語言與以模型為基礎的合成(model-based synthesis)解決方案──Synphony高階合成(Synphony HLS；High Level Synthesis)解決方案，將為通訊及多媒體應用提供較傳統RTL設計流程更高10倍以上的設計與驗證效能。 |
| 2009-09-16 | Cadence低功耗方案納入創意PowerMagic 益華電腦(Cadence)宣佈，創意電子(Global Unichip Corporation，GUC)將以CPF為基礎的Cadence低功耗解決方案，整合至其PowerMagic設計方法中，協助客戶將複雜的低功耗ASIC設計實現最佳化。 |
| 2009-08-04 | Encounter方案融入台積電參考設計10.0版 益華電腦(Cadence)宣佈，Cadence Encounter數位設計實現系統(Encounter Digital Implementation System)解決方案，包括設計收斂、低功耗、可製造性設計、混合訊號與signoff技術，以及系統級封裝設計技術，已經融入台積電的設計參考流程10.0版中。 |
| 2009-06-08 | Cadence助中國科學院計算所加速多核心處理器開發 Cadence益華電腦宣佈，中國科學院計算技術研究所(簡稱計算所)採用了Cadence Incisive Xtreme Ⅲ系統，來加速其下一代6400萬閘以上「龍芯三號」多核心處理器RTL設計和驗證流程的開發。 |
| 2009-05-08 | 捷碼宣佈Talus支援通用功率格式 捷碼科技(Magma)宣佈，Talus IC設計系統已獲得進一步強化，可支援通用功率格式(CPF)。透過加入CPF支援功能，Talus成為首款可同時支援CPF和統一功率格式(UPF)的RTL-to-GDSII流程。 |
| 2009-03-20 | 新思發表設計實作平台Lynx Design System 新思科技(Synopsys)針對晶片設計實作推出Lynx Design System，為業界提供一個全面且高度自動化的設計環境。 |
| 2009-02-17 | Intrinsity選用Magma方案做為ASIC設計實作平台 晶片設計解決方案供應商捷碼科技(Magma)宣佈，高速、低功率處理器供應商Intrinsity已正式採用捷碼科技完整RTL-to-GDSII平台——Talus，做為其IC設計流程靜態ASIC部分的實作平台。 |
| 2008-12-11 | Cadence的數位設計系統實現前後段平行處理 益華電腦(Cadence)稍早前發表了Cadence Encounter數位設計實現系統，這是可架構(configurable)的數位設計實現平台，提供了可涵蓋設計流程的平行處理技術的完善支援。該個系統也實現了高效全新核心記憶體架構，為單一CPU作業提供更高效能、更大容量(capacity)的設計收斂。 |
| 2008-11-03 | 奇岩採用Cadence邏輯合成與DFT方案 益華電腦(Cadence)表示，台灣IC設計公司奇岩電子(Moai Electronics Co.)已採用Cadence Encounter RTL Compiler與Encounter Test，加速其快閃記憶體控制IC投產成功，不但大幅縮短產品上市前置時間，更協助降低測試成本，同時也提高了產品的品質 |
| 2008-09-22 | 單一EDA工具不夠力 低功耗設計需業界通力合作 SoC設計解決方案供應商Sequence Design總裁暨執行長Vic Kulkarni表示，低功耗半導體設計沒有單一的解決方案，它需要晶片設計工程師以及EDA供應商的通力合作；而且目前該類設計開始把重心轉移至RTL。 |
| 2008-09-11 | On2新款Hantro 7280編碼器核心支援低功率應用 視訊壓縮解決方案供應商On2 Technologies，推出Hantro 7280編碼器暫存器傳輸級(Register Transfer Level，RTL) 設計。該編碼器支援 MPEG-4、H.263 和 H.264視訊，以及16MP JPEG 影像，適合要求超低功率設備的晶片組，這些設備包括可攜式相機、行動電話、遠端保全攝影機、筆記型電腦和網路攝影機。 |
| 2008-07-04 | Altera推出DSP Builder版本8.0 Altera公司發佈具有第二代模型合成技術的DSP Builder工具版本8.0，該技術使DSP設計人員能夠自動產生採用高階Simulink設計描述架構的時序最佳化RTL程式碼，設計人員可在幾分鐘內實現接近峰值FPGA性能的設計。 |
| 2008-06-03 | 連續邏輯等效檢驗提供良好RTL功能驗證 連續邏輯等效檢驗提供良好RTL功能驗證 |
| 2008-05-05 | 用FPGA實現音訊採樣率的轉換 Synplicity公司最近推出的Synplify DSP合成工具可以將具有大量乘法運算和低採樣率的演算法有效地映射到FPGA中的專用DSP模組上。模組集提供的標準元件庫適用於實現複雜演算法。使用折疊、多通道化或重定時功能可以針對尺寸或速度最佳化程式碼。產生的RTL程式碼都是未加密的通用程式碼，可以使用常用工具進行合成。為了用FPGA取得最佳結果，Synplicity推薦使用Synplify Pro合成工具。 |
| 2008-04-21 | 如何管理十億次模擬週期 經過多年來與數百位ASIC設計人員的驗證策略討論之後，我終於意識到：我們正處在一個設計人員必須管理數十億次模擬週期的階段。 |
