益華電腦(Cadence Design Systems,Inc.)宣佈針對台積電的先進晶圓級整合式扇出(InFO)封裝技術推出更優化的全面整合設計流程。此一整合流程提供行動通訊及IoT應用的設計及分析能力和跨晶粒(cross-die)互動建模。

此次強化流程中使用的Cadence工具包括OrbitIO互連設計器、系統級封裝(SiP)佈局、Quantus QRC萃取解決方案、Sigrity XtractIM技術、Tempus時序簽核解決方案、實體驗證系統(PVS)、Voltus-Sigrity封裝分析、Sigrity PowerDC技術及Sigrity PowerSI 3D-EM萃取選項。

新的流程能夠協助系統單晶片(SoC)設計人員:

1.於單視窗支援多種製程結構環境下,快速將全系統的多晶粒及InFO封裝中產生網表:OrbitIO互連設計器有效運用台積公司InFO技術整合多晶粒設計,產生可直接用於電氣和時序詳細分析等後續設計步驟的頂層網表。

2.直接自封裝設計資料庫產生標準寄生交換格式(SPEF),大幅簡化時序簽核:傳統方法需要將InFO封裝設計資料庫轉換為IC設計資料庫方能產生SPEF,Sigrity XtractIM技術卻可自動產生異質InFO系統的SPEF,藉此加快時序簽核程序並縮短上市時間。