益華電腦(Cadence Design Systems, Inc.)宣佈,推出可支援先進7奈米製程的全新Virtuoso先進節點平台。Cadence並宣佈獲得台積電(TSMC) 7nm製程技術認證,將與台積電(TSMC)進一步強化針對行動應用與高效能運算(HPC)平台的7nm FinFET設計創新。

透過與早期採用7奈米FinFET製程的客戶共同合作,Cadence已運用創新功能來擴展Virtuoso客製化設計平台,以管理此先進節點製程所帶來的設計複雜度與製程效應。Cadence平台的升級能以通過驗證的結果支援所有主要的先進FinFET技術,並提升設計人員在7奈米製程的生產力。

為了因應7奈米設計的許多挑戰,Virtuoso先進節點平台可提供多種佈局功能,包括具備多重曝光顏色感知的先進編輯功能、FinFET網格以及模組產生器(MODGEN)元件陣列。此外,客戶可在其電路設計流程中利用變異性分析進行不同角落間的Monte Carlo模擬,藉由Spectre Accelerated Parallel Simulator、Virtuoso ADE 產品套裝以及Virtuoso Schematic Editor來解決變異性問題。

最新Virtuoso先進節點平台的重要功能包括:

  • 多重曝光與顏色感知佈局:可對多種全色彩的「多重曝光」客製化設計流程提供重要的新支援,這是7奈米製程的基本要求,可協助使用者提升其設計生產力。
  • 模組產生器(MODGEN)元件陣列:提供設計人員一套模組,這些模組是與重要夥伴緊密合作的共同開發成果,可提升設計人員的生產力並降低7奈米節點的佈局複雜度。
  • 自動化FinFET佈線:提供自動化的FinFET網格佈線功能,以簡化7奈米所需的FinFET為基礎分色設計方法論。透過遵循7奈米製程限制,它可大幅簡化佈局的建立,並將錯誤降低至最少,最多可縮短客製化數位與類比模塊50%的佈局設計時間。
  • 變異性分析:可實現FinFET技術與high-sigma分析的高效能Monte Carlo模擬,有助於縮短高達10倍的整體模擬時間。

此外,Cadence數位、簽核與客製/類比工具已就TSMC 7nm製程取得v1.0設計規則手冊(DRM)及SPICE認證。Cadence亦提供全新製程設計套件(PDK)解決方案,有助於在TSMC 7nm製程的設計上獲致最佳功率、效能與空間(PPA)表現。此外,Cadence更強化7nm客製設計參考流程(CDRF)及元件庫特徵化流程,並已有客戶完成7nm DDR4 PHY IP的採用。

Cadence提供從設計實現到最終簽核的全套整合數位流程,並已於7nm製程獲得TSMC認證。此項數位流程包括Innovus?設計實現平台、Quantus QRC萃取解決方案、Tempus時序簽核解決方案、Voltus IC電源完整性解決方案、Voltus-Fi客製電源完整性解決方案、實體驗證系統(PVS)及佈局依賴效應(LDE)電性分析器。

對於TSMC 7nm HPC平台的支援包括Genus合成解決方案的via-pillar建模以及完整的via-pillar設計實現與簽核環境。此外,工具中的時脈網格處理及匯流排佈線能力支援高效能元件庫,有助於提升PPA並減少電遷移(EM)。這些功能不僅幫助顧客成功設計先進節點系統,亦有助減少重複並達成成本與效能目標。

取得認證的客製/類比工具包括Spectre加速平行模擬器(APS)、Spectre eXtensive分割模擬器(XPS)、Spectre標準模擬器、VirtuosoR佈局套裝、Virtuoso原理圖編輯器以及Virtuoso 類比設計環境(ADE)。7nm製程的強化包括先進元件挑選和加速客製設置,以及幫助顧客改善產能並滿足功率、多重曝光、密度及EM要求的佈線流程。

7nm 客製設計參考流程:Cadence以加強版客製設計參考流程(CDRF)解決7nm客製及混合訊號設計難題。CDRF的先進方法和功能經由一系列深入的「如何」電路設計、佈局實施及簽核與驗證模組來達成改善產能的目標。電路設計模組包含「如何」主題,例如利用模組產生器(ModGen)限制以及TSMC PDK以元件陣列擷取原理圖、功能驗證、良率預估與優化以及最新可靠度分析。在簽核驗證方面,實體驗證模組強調設計規則與佈局驗證(LVS)檢查、簽核寄生萃取,以及電遷移和IR壓降(EM/IR)簽核檢查。

7nm元件庫特徵化工具流程: Cadence Virtuoso Liberate特徵化解決方案及Virtuoso Variety統計式特徵化解決方案皆已通過驗證,可提供TSMC 7nm製程的Liberty元件庫,包括先進時序、雜訊及功率模型。這套解決方案運用創新方法掌握Liberty變動格式(LVF)特徵,實現製程變動簽核,且能夠創造EM模型,達成訊號EM優化與簽核。

7nm IP的合作:Cadence從28HPM/28HPC/28HPC+到16FF+/16FFC節點的多代TSMC製程技術部署其DDR4 PHY及LPDDR4 PHY。經由與TSMC和客戶的密切合作,Cadence去年著手進行7nm製程IP的開發。Cadence已於2016年第四季就其使用7nm製程節點的旗艦DDR4 PHY發單下線,核心顧客亦已將7nm DDR PHY整合於其企業級SoC中。