接續前文:3D晶片堆疊技術向資料中心拋媚眼(上)  

Xperi (編按:原為Tessera)旗下的Invensas,在室溫晶圓/裸晶堆疊技術方面是領導者;其技術也是新創公司ProPrincipia創辦人Don Draper認為微處理器設計工程師將會用到的。Invensas的DRAM堆疊可望在2019年量產,接著是處理器、ASIC、GPU與FPGA等各種元件。

Invensas總裁Craig Mitchell表示:「我們現在的目標是與客戶溝通,取得他們的晶圓片,因為每個人的製程與矽穿孔(TSV)技術都有點不太一樣。」

另一個障礙是避免晶圓切割時產生的微小顆粒污染;他指出:「我們正在取得良好的進展,能展現4層的DRAM堆疊;另外我們正以3D DRAM為出發點,因為這是一個大規模的市場,而且如果你能在DRAM領域證實技術,將技術轉移到任何地方就會容易許多。」

Invensas是為Sony等廠商採以6~14微米間距的晶圓對晶圓技術接合氧化物,來堆疊CMOS影像感測器而立足市場;在明年某個時候,Invensas預期能邁向下一步,提供能封裝一組MEMS感測器的製程技術。

接下來Invensas則將提供新開發的裸晶等級直接結合互連(die-level Direct Bond Interconnect,DBI),以連結感測器與邏輯晶片;該技術已經授權給具備一座大型MEMS晶圓代工廠的Teledyne Dalsa。最終Invensas的目標是讓DBI互連能小於1微米,好將大型晶片轉換成相互堆疊的小晶片陣列。

  • 20170417_3Dstacks_NT03P1

Draper展示了類DBI晶片堆疊的橫切面
(來源:ProPrincipia)

也有其他廠商準備進軍此一領域,以較低成本的2.5D晶片堆疊技術,將裸晶並排在相對尺寸較大、較昂貴的矽中介層(interposer)上。

例如台積電(TSMC)在不久前宣佈,正在開發一個新版本的晶圓級扇出式封裝技術,名為整合式扇出封裝(InFO),目前應用於手機應用處理器。此外台積電也將擴展其2.5D CoWos製程,可在約1,500 mm2面積的基板上放最多8顆的HBM2 DRAM。

Mitchell表示,擴展的InFO技術之40微米I/O焊墊與65mm2基板,不會與Invensas採用DBI技術的更大、更高密度晶片堆疊直接競爭。但市場研究機構Yole Developpement封裝技術分析師Emilie Jolivet表示,最近聯發科(Mediatek)宣佈,將在一款資料中心應用之晶片使用InFO,顯示該技術正在伸展觸角。

不過Mitchell表示,DBI與InFO式兩種完全不同的技術,後者是一種封裝技術、將精細節點的晶片連結到較大節點的印刷電路板鏈路,而DBI則是採用精細連結的晶片對晶片互連。

舉例來說,蘋果(Apple)的A10應用處理器採用InFO技術,將220微米間距的裸晶介面,轉接至印刷電路板的350微米介面;相反的,DBI正被測試應用DRAM之間40微米的觸點,可望在未來能堆疊到8層高。

至於英特爾(Intel),則是開發了EMIB (Embedded Multi-Die Interconnect Bridge)技術,一開始使用於大型FPGA連結外部的串列/解串器;Jolivet認為EMIB技術將改變市場局勢,並擴大封裝技術領域的戰場。

而Mitcell則指出,EMIB也不會與DBI直接競爭,並質疑該技術能擴展到多大程度;他表示,DBI目前最大的競爭對手是熱壓接合(thermal compression)技術,但被限制在25微米以上的互連:「25微米看來是一道難以突破的障礙。」

Yole Developpement表示,Apple在A10處理器採用的台積電InFO技術,可說是扇出式封裝技術發展在去年的一個轉折點;最近該機構有一篇報告指出,扇出封裝的設備與材料可望取得40%的複合成長率。

編譯:Judith Cheng

(參考原文:3D Chip Stacks Eye Data Centers,by Rick Merritt)