半導體大廠英特爾(Intel)創始人之一高登‧摩爾(Gordon Moore)在1965年發表了一篇文章,提出了積體電路上可容納的電晶體數量,將以每24個月增加一倍的規律發展,這個理論經過數次演變,成為半導體產業界奉為圭臬的「摩爾定律」(Moore’s Law)。

為了使微處理器晶片更有效率地發展,英特爾指出,每一次微縮製程的更新與晶片微結構的升級,其推陳的時機應該錯開,因此於2007年提出Tick-Tock(命名源於鐘擺聲音)的策略模式,其中Tick代表著一代微處理器晶片[製程]上的更新,包含製程升級、縮小面積、降低功率消耗;而Tock則是在隔年以Tick的晶片製程基礎,更新其微處理器[架構],例如導入新特性、新指令以及提升整體效能等。

然而,這樣的模式在2016年被英特爾自己打破,起因於14nm之後製程微縮難度大幅提高,且製程技術越來越接近物理極限,在此環境下,英特爾被迫修正提出「製程、架構、最佳化」(P.A.O.)的新策略模式(如圖1所示);而目前英特爾市面上推出的14nm製程產品,對應這3個世代的微處理器名稱分別為Broadwell(P)、Skylake(A)、Kabylake(O)。

20170508_Msscorps_NT31P1 圖1:英特爾的市場策略模式演進:左為Tick-Tock,右為P.A.O.架構 (資料來源:Intel Developer Forum 2016)

此策略另一目的在於試圖把目前看似落後的10nm戰線拉到2017年下半甚至更久,就在這個10nm製程大戰開始前夕,本文將以材料分析的觀點,切入英特爾的14nm製程技術,進一步分析其架構最佳化產品14nm以及14nm plus (14nm+)兩代間的差異。

英特爾為14nm plus製程調整了部份技術(如圖2所示),包括改善鰭片(Fin)的形貌、改變電晶體通道間的應變,以及整合設計與製造等,並宣稱整體效能提高了12%。後續國內外許多文章報導中,多半以數據來說明其製程差異,但這較不易一窺全貌。

近年來材料分析技術日新月異,本文將利用獨特的製程技術製備超薄試片,並以高解析度的穿透式電子顯微鏡(TEM)影像分析技術,共同呈現微小的奈米級差異,並以微區的能量散佈光譜面分析結果(EDS mapping)為輔助,在圖中以不同顏色呈現各種元素,讓讀者得以連結形貌與成份兩者間的關聯,從而瞭解製程的演進。

20170508_Msscorps_NT31P2 圖2:英特爾14nm plus製程改善 (資料來源: Intel Developer Forum 2016)

SRAM大小及密度

靜態隨機存取記憶體(SRAM)元件的電路結構為6個電晶體(6T)組成,一般而言,4個為儲存單元,2個用於控制開關,通稱6T SRAM。隨著材料開發的演進,越小單位面積的6T SRAM可以在同一尺寸下植入更多的記憶單元,故6T SRAM單元面積通常被視為衡量製程優劣的重要因子。我們針對高性能SRAM區域進行TEM平面圖觀察(如圖3a、3b所示),比較兩代產品的高性能SRAM差異時發現,每單元大小均十分接近,皆落在0.068um2上下,再從EDS成份分析(如圖3 c、3d所示)觀察,也沒有明顯的材料更換。比較兩者的差異,推測雖然14nm到14nm plus搭載的電晶體數量沒有明顯更動,但卻仍高出12%效能,內部應該有更細微的設計來主導效能的提升。

20170508_Msscorps_NT31P3 圖3:(a)14nm SRAM區域的TEM影像;(b)14nm plus SRAM區域的TEM影像;(c)14nm SRAM區域的EDS映射圖;(d)14nm plus SRAM區域的EDS映射圖 (來源:汎銓科技)

內部互連尺寸微縮

雖然SRAM單元面積沒有太大的變化,但藉由SEM觀察垂直結構變化(如圖4所示),可以得知14nm plus在製程上整體厚度稍微縮減了2~3%,內部互連的各層金屬垂直排列更加緊密以提升導線效能,然而這可能導致更嚴重的寄生電容以及訊號延遲現象,推測英特爾在14nm plus的晶片中調整了介電層材料,或者在介電層中導入空氣,有效降低整體介電常數以避免相關問題。

20170508_Msscorps_NT31P4 圖4:14nm金屬內部互連的SEM影像:(a)14nm;(b)14nm plus (資料來源:汎銓科技)

FinFET結構與特性

進一步探討兩代製程的Fin結構進展,高解析的穿透式電子顯微鏡發揮極佳的解像力,從圖5的影像中清楚呈現N通道金屬氧化半導體(NMOS)閘極橫跨在鰭狀矽基板的形貌,並藉量測指出鰭片線寬尺寸間距由8nm縮小到7nm,鰭片高度由42nm提升至46nm,這些改變提高整體有效通道寬度(鰭片與閘極的接觸面積),進而提升效能。

20170508_Msscorps_NT31P5 圖5:(a)14nm與(b)14nm plus平行閘極方向之FinFET結構TEM影像,以及其鰭片間距、線寬與高度之示意圖 (來源:汎銓科技)

SiGe組成與應變

另一個值得探討的項目是矽鍺(SiGe)扮演的角色。目前的製程經常利用SiGe與Si的晶格常數差異產生應變,從而提高載子的遷移率,這使得邏輯元件在相同尺寸下,性能可以得到很大的提升。圖6(a)與(b)即是14nm以及14nm plus平行鰭片方向閘極與SiGe部位的STEM影像及其EDS映射圖。如果單純以影像來看,SiGe的面積尺寸並沒有太大的變異,但是從成份分析的角度上,可以清楚看到14nm的SiGe應是一個整體結構,成份濃度也呈現均勻現象。有趣的是,14nm plus中的SiGe明顯呈現兩種不同濃度的份成分佈,相信在這個環節中英特爾導入了不一樣的製程方式,推測可以得到更大應變的SiGe,使得載子的遷移率能更有效地提升。

20170508_Msscorps_NT31P6 圖6:(a)14nm與(b)14nm plus平行Fin方向閘極與SiGe結構,以及其EDS元素分佈映射 (資料來源:汎銓科技)

閘極大小與形貌

另一方面,根據在圖6的觀察發現,英特爾在新的製程中改變閘極形貌,比較兩代製程,14nm plus的閘極深度更深,由原先的V型結構調整成更接近U型深厚紮實的閘極結構,填入鎢(W)金屬的尺寸深度差距將近2-3倍,即使寬度沒有明確的縮減,這樣的調整推估亦可有效增加閘極效能。

結語

以材料分析觀點觀察英特爾14nm Skylake與14nm plus Kabylake發現,在這兩代製程之間存在許多不同之處,製程上眾多細微的更動調整,造就了最後的性能提升。如今,後摩爾定律(Post Moore Law)時代已經來臨,製程微縮將會面臨更多的挑戰,此時製程的[驗證能力]在這場戰爭中已是不可或缺的武器,如何精準地在幾個奈米的差距中找到差異,絕對是致勝關鍵;面對更小更困難的製程,材料分析的技術扮演著至關重要的角色,未來將跟隨半導體製程微縮的腳步,一起見證下一個世代的來臨。