如果三星(Samsung)最近的一支智慧型手機電視廣告(大肆吹捧該新手機超酷炫的拍照功能,最後還用‘It's Not a Phone, It's a Galaxy’的宣傳標語作為結束)帶有任何暗示意味,那麼當今智慧型手機中最重要成份並不是手機,而是相機。

隨著相機功能成為差異化嵌入式裝置不可或缺的必備功能後,CMOS影像感測器(CIS)的設計人員發現自己正面臨與各方需求日益增加的角力戰——包括影像品質、相機模組的大小,以及總成本等。

過去幾年來,CIS供應商已經逐漸接受晶片堆疊了。在此基礎下,CIS能夠和影像訊號處理器(ISP)共同堆疊。針對其下一步的發展,目前至少有兩家主要的業者——Sony和三星——據稱正琢磨使用FD-SOI晶圓製造ISP,以便與CIS共同實現晶片堆疊。

在日前於東京舉行的FD-SOI論壇(FD-SOI Forum),一些與會者私底下討論以FD-SOI 量產CIS的機會。

除了Sony以外,三星正謹慎地思考為CIS利用FD-SOI。三星電子(Samsung Electronics)系統代工廠總監Yongjoo Jeon在論壇上介紹三星28nm FD-SOI的最新進展時,討論到CIS等現有應用。

(圖1:) 28FD-SOI量產現況 1Q15完成相關技術建置,準備量產 預計在1Q16首次商用化生產 截至2015年的T/O數量為12,計劃在2016年達到16 T/O 現有應用:連網、機上盒(STB)、安全、遊戲、連接性、消費性與車用AP、CIS 應用擴展:廣泛的汽車應用、IoT與穿戴式裝置、MCU、可編程元件… 技術服務 邏輯技術平台:量產成熟度 RF:在2016年以前提供PDK量產版本 eNVM:2018年就緒

不過,在為CIS導入FD-SOI之前,還有一些重要的問題必須先加以解答。 1、對於可能選用FD-SOI於其晶片堆疊CIS的影像感測器供應商來說,這一CIS市場究竟有多大? 2、晶片堆疊CIS的真正優勢何在? 3、在為晶片堆疊CIS設計ISP時,為什麼採用FD-SOI比CMOS更好?

CMOS影像感測器市場

根據市場研究公司YoleDeveloppement表示,CIS在2015年約有100億美元的市場,年成長率約12%。

Yole強調,“CIS的市場成長速度仍然較半導體產業更快,未來五年的複合年成長率(CAGR)預計約有10.6%。”這一預測數字已經將智慧型手機成長放緩以及前/後置相機價格提高等因素納入考慮了。

那麼,哪些CIS供應商已經在做晶片堆疊CIS了呢?

Yole估計在2015年,27%的CIS營收來自於堆疊晶片,該公司形容這“相當於Sony的市佔率”。

(圖2:)成長中的2014-2020年相機模組產業:營收來源多方重疊 全部的小型相機模組(CCM)製造商 CCM組裝 AF與OIS供應商 CIS供應商 鏡頭供應商 M:百萬美元 來源:Yole Development

為什麼採取晶片堆疊途徑?

Yole Developpement成像與感測器市場分析師Pierre Cambou觀察目前CIS領域的競爭圍繞著兩大關鍵參數:影像品質,以及相機模組的尺寸。

他將高品質的相機形容為“智慧型手機的關鍵要素”。而這也帶來了畫素的競賽,從3百萬畫素(3Mp)到5Mp,然後是8Mp、12Mp、16Mp,如今已經發展到20Mp。

雖然這種發展似乎違反直覺想法,但Cambou表示,這一產業最近已經觀察到“畫素大小降低了影像品質”。事實上,較高的解析度並不一定會帶來‘更好的’影像,主要原因在於鏡頭性能的限制,他解釋說。

他補充說:“目前的理想位置大約是略高於1微米畫素尺寸,以及介於12Mp到16Mp之間的解析度。”

而在影像品質/畫素競賽的另一面則是相機的成本和尺寸,Cambou解釋。更重要的是注意相機模組的尺寸與高度是相當受限的。

“因為智慧型手機是一種高度最佳化的裝置,任何可用的空間都會被用於電池或整合進更棒的功能,”Cambou說,“相機的厚度直接影響到智慧型手機的厚度,”以及該裝置的外觀。

根據Yole的觀察,整合於手機中的相機模組一直維持著相當固定的尺寸規格,通常是10mm x 10mm x 6mm。不過,其性能與功能則持續顯著提升(從VGA單鏡頭到16Mp AF以及OIS 6鏡頭相機)。

因此,Cambou表示,堆疊CIS能夠解決CIS設計人員的2大關鍵問題——影像品質和相機的尺寸。

首先,堆疊的方式讓晶片設計者能使CIS製程發展僅專注於畫素性能,“而不至於對晶片的數位部份造成限制,甚至導致次級晶片性能退化,”Cambou解釋。在頂部的感測晶片採用背面照度(BSI)技術。BSI已經是現有可用的最佳技術了,他說,“它可採用相對粗糙的製程,如0.18?m至0.110?m”。數位晶片可取自任何採用65nm或45nm先進製程的供應商來源。他總結道,“晶片的整體性能可以從最佳化的感測陣列以及最佳化的數位元件中獲益。”

其次,Cambou解釋,藉由在數位晶片的頂部堆疊感測陣列,還可使其佔位空間一分為二,從而實現更小型的相機模組。

(圖3:)手機相機模組市場趨勢:供應商多半採用10mm x 10mm x 5mm的模組 模組尺寸與成本 智慧型手機:主要相機的尺寸不再微縮,並增加前置相機 智慧型手機後置相機模組 相機手機:來自Sharp在2000年6月的創新發展 自拍功能:前置相機的尺寸增加 智慧型手機前置相機模組 WL-CCM:需要更多感測器(3D、景深、動作、IR)將更新對於低至中解析度的興趣 晶圓級相機模組 來源:Yole Development

晶片堆疊的挑戰

當然,晶片堆疊途徑也有其挑戰性。主要的問題是必須“在一個合理的水平上保有良率”,Yole分析師說:“晶片的成本在堆疊過程中提高了一倍。因此,在設計和製造過程都必須極其穩健。”

Cambou指出,“到現在為止,只有Sony一家公司掌握了這項[晶片堆疊]技術,”儘管三星和Omnivision等公司也發佈了堆疊晶片的版本,但一直未能擴大其規模。

他解釋說,純粹以經濟問題來看,如果該晶片的數位面積等於感測陣列的面積,堆疊過程將會更有趣。

(圖4:)傳統背照式與新開發堆疊式CIS的比較 來源:Sony

為什麼FD-SOI更適用?

Yole分析師認為,FD-SOI為CIS設計者提供了一個“非常有趣的選項”,因為“它能夠讓‘ISP’次級晶片所產生的熱降至最低。”

散熱問題至關重要——尤其是對於堆疊於其頂部的感測陣列而言。Cambou解釋,“這種熱可能會妨礙直接在數位晶片上所進行的大量運算。”然而,Cambou補充說,透過FD-SOI,則為“在APU的ISP中所進行的運算直接整合於堆疊的數位晶片中”開啟了可能性。

此外,根據一位日本產業界人士透露,他猜測Sony也很可能正推動在CMOS影像感測器方面的FD-SOI計劃進展。

一部份原因在於Sony本身就熟悉SOI晶圓,並深入探討如何利用SOI晶圓實現基於BSI結構的感測晶片。再者,Sony也持續致力於為堆疊感測器直接接合互連技術。

去年,Sony與製造與Ziptronix Inc.共同簽署了一項專利授權協議,計劃將直接接合互連(DBI)技術應用在影像感測器中。Ziptronix是一家專為3D整合提供低溫DBI技術的開發商與供應商。

Sony在2011年授權ZiBond直接接合專利。Ziptronix 解釋,DBI是Ziptronix ZiBond技術的進一步延伸,可實現小於10微米的互連間距,並容納每平方公分約150萬的互連連接。該製程使用標準的晶圓廠工具實現晶圓表面平面化,並導入氧化矽薄層,從而在低溫下實現密封接合。

Cambou認為,FD-SOI可望為下一代CIS開啟更多新的可能性。採用FD-SOI的可能應用主要包括: ‧運算攝影—其中的2個或更多鏡頭可創造更高解析/靈敏/高動態範圍(HDR)的影像 ‧3D立體成像—類似於運算攝影,實現可能用於手勢辨識等其它用途的深度影像 ‧生物相機—搭配整合的臉部與/和虹膜辨識 ‧智慧相機—可辨識更多物件

FD-SOI的另一項挑戰在於每平方毫米所增加的成本,為良率議題帶來了更多壓力。不過,Cambou強調,“它或許可為Sony帶來加深其與競爭對手差距的大好機會!”

編譯:Susan Hong

(參考原文:Why Opt For Chip Stack, FD-SOI in Image Sensors? ,by Junko Yoshida)