平平都是7nm 性能、製程大不同!

作者 : 黃燁鋒, EETimes China

當談到最先進的半導體製程技術時,2019年各家推出的最先進SoC似乎絕大部份都可歸為7nm。但是當我們細看不同手機SoC甚至PC CPU的製程時,大家的7nm似乎都有些差別...

當談到最先進的半導體製程技術時,2019年各家推出的最先進SoC似乎絕大部份都可歸為7nm。但是當我們細看不同手機SoC甚至PC CPU的製程時,大家的7nm似乎都有些差別。

即便都是7nm,但似乎加減有些差異,甚至還有像三星(Samsung)這樣只「差」了1nm的8nm方案,因而值得我們深入探討箇中差別。此外,透過粗淺地闡述不同7nm製程在參數方面的差異,也期望看看當今的製程有著什麼樣的市場宣傳範式。

此外,透過對於7nm、8nm製程的進一步認識,也有助於搞清楚這些數字實際意味著什麼,以及「摩爾定律」(Moore's Law)背後的這些電晶體如今究竟在以怎樣的步伐邁進。

本文匯整當今較為流行的一些SoC及其所用製程如下:

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Snapdragon 855有兩種7nm?

台積電(TSMC)從2018年4月開始大規模量產7nm製程。在台積電的規劃中,7nm是一個相對長期、完整的製程節點,之前一代是16nm,其此間的10nm則屬於短期過渡方案。最早的這批TSMC 7nm方案,即上表中的N7 (或N7FF),它廣泛地應用在高通(Qualcomm)驍龍(Snapdragon) 855、華為(Huawei) Kirin 990、AMD Zen 2等SoC。台積電宣稱相較於16nm技術,7nm約升了35-40%的速度,或降低了65%的功耗——但這個值應用於實際SoC時應該很難實現。

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N7仍然採用深紫外光(DUV)的193nm浸潤式ArF微影,這與三星的7nm LPP就有了極大的差別。N7製程的電晶體閘極間距縮小到57nm,互連間距為40nm。將閘極間距和互連間距與前一代、以及英特爾(Intel)的製程做比較,大致上是這樣的:

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(來源:WikiChip)

來自WikiChip的這些資料實際上與各廠商官方給出的資料略有出入,似乎與另外一些研究機構如TechInsights的資料也不一樣。例如以10nm節點來看,台積電最早給出的閘極間距為64nm,互連間距為42nm;TechInsights在研究後認為這個資料不準確,他們更傾向於這兩個值分別是66nm與44nm;WikiChip的數據則是66nm、42nm。

就單個電晶體本身來看,N7電晶體的溝槽接觸部份採用鈷,代替了之前的鎢,這部份的電阻因此可以減少50%。鰭(fin)寬度、高度理論上也應當有變化(下圖橙色部份;淺綠色部份即為gate)。縮減fin寬度實際上是讓溝道變窄了,而增加fin高度仍可維持一個相對有效的整體截面,減少寄生效應的同時可以加強有效電流(Ieff)、有效電容(Ceff)之類的特性。

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不過,台積電的N7製程實際上有兩種cell方案,分別對應於低功耗(HD)與高性能(HP)。上面所述的這些指的是N7 HD低功耗(高密度)方案。這兩種不同的cell方案,鰭間距(fin pitch)都是30nm,不過閘極間距前者為57nm,後者是64nm。

TSMC_7nm

論及標準單元(standard cell),這兩種方案的cell高度分別是240nm (6T/track)和300nm (7.5T/track)。HP為10 fin,HD為8 fin。HP高性能cell可達成更高10-13%的有效驅動電流(Ieff),代價是略高一點的漏電流。

顯然地,這兩種方案的電晶體密度也是不同的。HD低功耗N7的電晶體密度為91.2 MTr/mm²;HP高性能N7製程電晶體密度65 MTr/mm²。這兩個數字具體是什麼量級呢?這將在後文的對比中提到。

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如果你對這些值沒什麼概念,那麼將其反映到更具體的IP或產品大致可瞭解其價值。高通在2019年超大規模積體電路會議(VLSI Symposium)上表示,N7製程讓高通Snapdragon 855獲得了30-35%的晶片面積紅利 (上一代Snapdragon 845實際上採用的是三星10nm製程),包括邏輯電路、SRAM區域與綜合的晶片面積。相較於高通855的典型速度路徑,台積電7nm與三星10nm製程的速度與功耗曲線:在相同功耗下,速度提升10%;相同速度下功耗降低35%。

Snapdragon 855總共是67億個電晶體;其CPU部份分成三組,一個A76大核心(Kryo 485 Gold)主頻為2.84GHz、3個主頻為2.42GHz的A76核心,以及4個主頻1.80GHz的A55核心(Kryo 485 Silver)。高通表示,在相同功耗下,2.42GHz的這組核心性能比845提升了20%,小核心則提升了超過30%——當然這也並非全部製程帶來的紅利,設計IP架構變化也相關。兩者分別的貢獻在高通看來是一半一半的。

比較有趣的是,855在CPU製造方案上採用台積電的兩種N7方案:其中一個高主頻的大核心(prime core)採用高性能的HP cell方案,而其他兩組核心用的是低功耗HD cell方案。看起來是一種相對奢侈的組合方法,在一顆SoC上採用同一種製程的兩種方案。所以即便是同一種N7製程,同一代都仍有差別。

改良與進化:N7P與N7+

N7可以說是台積電7nm的初代方案。去年台積電推出N7P,或稱作第二代7nm。這是N7初代方案的改良版,仍然採用DUV,相同的設計準則,而且和N7是完全IP相容的。

N7P在前段工序(FEOL)、中段工序(MOL)進行了最佳化,在相同功耗條件下提升了7%的性能,相同速度下降低10%的功耗。iPhone 11系列的蘋果(Apple) A13 SoC即採用N7P方案,今年即將量產的Snapdragon 865也用此製程——似乎有許多人對於865未採用極紫外光(EUV)表示不解。

而N7+與N7P又是不同的,它在某些關鍵層真正開始採用EUV微影技術,並從2019年第二季開始大規模量產。N7+按照台積電所說有著1.2倍的電晶體密度提升,相同功耗下提升10%性能,相同性能下降低15%功耗——所以在整體表現上會優於N7P。台積電當時就宣佈N7+製程製造良率和N7基本上差不多。

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(來源:Huawei)

因此,海思Kirin 990 5G版不僅是改換了數據機模組,而是在製程及某些實體層也有了翻新。華為在發佈Kirin 990系列時就宣稱Kirin 990 5G是業界「首款使用EUV製程打造的晶片」。所以Kirin 990 5G確實在某種程度上推高了CPU和GPU的頻率,NPU的「大核心」還多加了一個。無奈並沒有分析機構針對Kirin 990 4G版本提供die shot和晶片面積資料,所以無法比較N7+在面積效率比N7提升了多少。

值得一提的是,N7+的EUV微影層是4層:從去年年中的消息來看,台積電還有更進一步的N6製程節點,會採用更多的EUV層(似為5層),但N6並不是一個長期節點。而且N6在設計準則和IP方面相容N7,也就是說晶片設計可以共用N7相同的設計生態,如相同的工具,以直接降低開發成本。N7的設計可以在N6節點上再次流片,在EUV光罩、解析度方面也有提升;多晶矽跨擴散層邊界(PODE)與接續式擴散層設計(CNOD)標準單元能夠達成18%的密度提升。

N6和N7+似乎是兩條不同的路徑,因為N7+並不能達成N6這樣的相容性,且N7+實際有著密度方面略為領先的優勢。這可能也是865並未選擇N7+的原因,N7P與未來的架構設計過渡可能將更加平緩。去年5月的財報電話會議上,台積電表示大部份N7客戶(而不是N7+客戶)最終都將轉往N6(6nm)製程。台積電預計在今年較早時間完成N6的風險生產,到年底以前達成良率和產量的提升——這個節點會與N5同期進行。

8nm:只差1nm的距離

相較於台積電針對7nm的態度——仍在早期方案中採用DUV和多重曝光,三星似乎很早就鐵了心要給7nm直接上EUV。而在7nm EUV真正成熟以前,其過渡節點是一種名為8nm LPP的製程,聽起來也就少了1nm——雖然如今的這個數字不過就是個行銷名詞罷了。

採用8nm LPP相對知名的晶片也就是三星自家的Exynos 9820了,即應用於Galaxy S10手機的那款主SoC。不難發現,Exynos 9820相較於同代、相近IP方案的產品,在性能和效率方面是多有不及的。這個鍋當然不能完全由8nm LPP製程來背,但8nm LPP也絕對是拖後腿的重要一環。

8nm LPP是三星最新一代完全的DUV製程技術。三星認為7nm的正確選擇一定是EUV,但在10nm和7nm之間又有個空缺位置,所以8nm就誕生了。從一些關鍵參數來看,8nm LPP更像是三星10nm的改良加強版。即便就其名稱來看,它與7nm十分接近。

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三星之前宣稱,其10nm製程的閘極間距是64nm,Wikichip從高通獲悉實際的值應該是68nm。M1, Mx間距為48nm (這個值應該可以理解成互連最小金屬間距)。在8nm節點上,這兩個值分別是64nm、44nm,相較於10LPP節點的確有所縮減,但幅度有限,相較於台積電N7的距離也不小,而三星8nm LPP的鰭間距較10nm LPP則沒多大變化。

不過,最小金屬間距來到44nm這個尺寸,DUV也需要四重曝光(quad patterning)——就這個意義來說,8nm LPP的成本也真的不低。因為ArF光源本身的波長有193nm,要克服衍射效應、微影更小的圖案,業界為此導入了不少方案包括光學鄰近校正、雙重曝光以及四重曝光。在雙重曝光的方案上,三星選擇的技術叫雙微影蝕刻(Litho-Etch-Litho-Etch;LELE),而不是自對準雙圖案 (SADP)曝光技術。

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這裡我們簡單談一談LELE的原理,借此亦可理解DUV多重曝光的基本思路,即便不同方案的步驟會有差異。首先如上圖所示,要有基底、圖案層、硬光罩。在LELE方案中,如果我們要達成互連間距為64nm,那麼就有了如下工序。

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光阻劑(photoresist)在光罩覆蓋下曝光,形成需要的圖案。由於我們的目標是64nm的互連間距,所以起始圖案間距可以控制在128nm(左上圖:Litho 1);隨後就將圖案,透過第一次蝕刻轉到硬光罩之上——殘留的這層硬光罩會作為後續步驟的光罩存在(右上圖:Etch 1);用另一組圖案和光阻劑重複該過程,仍採用相同的128nm圖案間距進行微影(左下圖:Litho 2);最後再用硬光罩和光阻劑作為蝕刻光罩,二次蝕刻後就在下面的圖案層形成了所需的圖案(右下圖:Etch 2),由於兩次「微影-蝕刻」(litho-etch)操作,形成了64nm的互連間距。

在10nm製程上,三星採用了三重曝光¬¬——LELELE。三星在8nm節點上並沒有採用如今廣為人知的自對準四重圖案(SAQP)曝光,而是LELELELE(四次LE)。三星也是業界第一家採用LELELELE做多重曝光的,這種方案帶來了更大的設計彈性,但也伴隨更大的複雜性和問題。

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在8nm這代製程節點上,三星也提供兩種標準單元方案,分別是高密度的HD以及uHD超高密度。其中HD cell和10nm LPP節點一致,uHD是全新的cell方案,去掉一個P fin,cell高度縮減至0.9倍。三星宣稱這種方案比之前的10LPP cell縮減了15%的邏輯面積。上面這張圖是NAND2閘的10nm HD與8nm uHD製程比較,還是能夠看到尺寸縮減的。

更具體地比較,三星10nm HD實現的電晶體密度大約51.8 MTri/mm²,8nm uHD可達成的電晶體密度為61.2 MTr/mm²。這個值與台積電N7 HP高性能方案還比較接近,但和N7 HD高密度低功耗方案就有些距離了。

所以Imagination在發佈會上說Snapdragon 855的Adreno 640若為100%面積,則Exynos 9820的Mali G76MP12需以184%的面積才能達到相同性能——GPU IP固然也是其中一部份原因,但前者採用台積電N7製程,後者採用三星8nm LPP製程,就不同的電晶體密度來看,製程本身產生的影響也還是比較大的。

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就電晶體來看,三星宣稱8nm LPP的閘極長度(Lg)縮減5%,可以造成閘電容(gate capacitance)小幅提升。金屬閘堆疊也有了進一步的改良,增加驅動電流。

Lg的縮減對於pFET和nFET而言實則也是不對等的,三星為此採用了一些最佳化方案,包括對源極/漏極蝕刻(source/drain etch)的最佳化、鍺化矽摻雜等。三星宣稱pFET的閾值電壓(Vt)控制會比10LPP略好。而電晶體的fin則略窄、略高了一點點(三星的第五代fin),改良後可實現對短溝槽效應更好的控制。還有一些最佳化方案則著力於減少導通電阻,pFET和nFET的接觸電阻有不同程度減少。

在上述各項提升後,三星宣稱相同IDDQ(靜止狀態下VDD電源電流)下環形振盪器AC頻率提升8-10%,以及有7-10%的功耗下降。8nm pFET觸點與eSiGe最倓化,相較於10LPP產生了大約5%的DC增益;nFET S/D(源極/漏極)與觸點最佳化,也產生了5-8%的提升。

從上述所有改進實則不難發現,8nm LPP還是花了不少資源和投入,甚至是業界的第一個LELELELE四重曝光方案用於BEOL——之前的10nm都還沒有應用四重曝光。或許從這個意義上來說,8nm的稱謂大概並沒有什麼問題。只是不知道,在同一代手機SoC中表現偏弱的Exynos 9820,究竟是IP設計層面的問題?還是製程層面的問題?亦或兩者皆有?

傳說中的EUV「真7nm」

有人將Kirin 990 5G的7nm稱作「真7nm」,我們猜測這裡的「真」指的應該是EUV的應用,因為Kirin 990 5G的N7+的確有多層真正開始採用EUV微影。以這個標準來看,除了台積電的N7+,三星的7nm LPP也可以認為是「真7nm」了。

在VLSI 2018技術大會上,三星呈現了「第二代7nm製程技術」。但在後續10月份的Arm TechCon上,三星更新其開發藍圖,最初的第二代7nm製程似乎已更名5nm LPE。而原本三星7nm節點,還區分初代7LPE和二代7LPP,現似已統稱為7LPP。在設備生產細節方面,7LPP與8LPP在很多方面是共用了技術的,所以8nm LPP很大程度上也是在為三星7nm製程積累經驗。

大會上呈現的三星7nm LPP的關鍵參數如下:

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這組資料現在看來可能並不準確——尤其是在三星後續更新了開發藍圖和節點規劃之後。但如果就這組數字來看,是優於8nm LPP和台積電的N7、N7P的。如果從標準單元來看,其高度縮減還是相當之大,達到了243nm(6.75T),是8nm LPP的64%,10nm LPP的58%。一個NAND2 cell面積為0.0394μm²,分別是8nm與10nm的54%和46%。

更新:三星在後續發佈的5nm、4nm路線圖中,更新了其7nm LPP製程節點的資訊(早前三星定義的7nm第二代,如今似已明確為5nm LPE,原本的7nm LPE初代則已成為明確的三星7nm節點——且當前已不分LPE與LPP)。因此本文現已更正三星7nm LPP節點的電晶體密度。請注意,初版資料與更新後的資料出入較大。

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如圖中標註的,上面這些參數仍然是7nm HD高密度方案,除此之外還有常規的HP高性能方案,cell為3+3-fin(3 P Fins, 3 N Fins),所以10 fin的cell高度為270nm(7.5T)。

此外,7nm LPP有兩層應用了單次曝光EUV。因為EUV顯著更短的波長,就不需要再像上述8nm那樣以DUV做多次曝光了,自然也就降低了形成圖案的複雜性。不過需要注意的是,如今的7nm EUV也就是替代了某些層的多重曝光。例如在三星7nm LPP中,電晶體fin的製造仍然採用相對傳統的ArF SAQP四重曝光方案。但無論如何,EUV的採用都大大減少了製造工序和光罩的使用,配合形成圖案的設計複雜度會下降。

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(來源:"Progress in EUV lithography toward manufacturing", Proc. SPIE 10143, Extreme Ultraviolet (EUV) Lithography VIII, 1014306 (24 March 2017))

另外,EUV帶來的價值還包括(1)圖案解析度會明顯更高。傳統多重曝光技術的一大問題就是圖案解析度並不好,就像上面這個圖案一樣,最終獲得的圖案與預期存在出入。三星表示,EUV 2D解析度較ArF多重曝光要優秀70%;(2)設計彈性更大,如雙向金屬配線,路徑、配線變得更簡單;(3)更緊密的關鍵尺寸分佈(CD distribution);(4)在SRAM快取儲存部份,單次曝光2D EUV的佈局圖案變小至多50%,所以三星目前在SRAM部份較其他競爭對手的同代製程有著最高的密度,bit-cell尺寸為0.0262μm²。

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針對密度增加,三星還為7nm LPP增加了一些特別的結構方案,如cell高度縮減——而且是只有EUV可以做到的;7nm LPP還重新導入了單虛擬閘(SDB)。

如果我們對舊資料做個粗略的統計,則三星7nm LPP在電晶體密度方面,相較於台積電N7製程略有優勢,但不及同樣用上了EUV的N7+。WikiChip在去年10月最新的預計為三星7nm LPP HD高密度cell方案的電晶體密度在95.08MTr/mm²,而HP高性能方案的電晶體密度則在77.01MTr/mm²。

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(來源:WikiChip)

上面這張圖並沒有算上台積電的N7+(和N6),若按其宣稱N7+的密度增加20%來算,台積電N7+的電晶體密度應該顯著高於三星的7LPP HD高密度cell方案,低於三星6LPP HD(密度提升18%)。另外,僅以密度判斷製程成熟與否也是不科學的,這些資料僅作為參考。

目前採用三星7nm LPP製程的較知名晶片應該就是Exynos 9825了——即應用於Galaxy Note 10手機的SoC。實際上,Exynos 9820與9825是非常有利於比較三星8nm與7nm製程差別的兩款SoC,因為9825實際各個層面的提升都不大,基本只有CPU的一組核心略加了頻率。不過市面上還沒有Exynos 9825的詳細資料,如die size;從NoteBookCheck的測試資料來看,兩者未能表現出大差別。

Exynos 9825更像是三星的練手之作:三星似乎一直有這樣的傳統。多年前Exynos 5430,就各部份設計IP看來屬於Exynos 5422(Galaxy S5)的小升級;不過5430實際是三星在20nm製程上的第一次練手,這顆晶片也從未大面積鋪貨,而作為從中學習經驗的產品:Exynos 9825看起來也是如此。

無論今年Apple A14將採用何種製程(傳言將全由台積電N5節點包下),以及7nm這個節點的壽命還有多久,跨入EUV的廝殺顯然已經由Kirin 990 5G、Exynos 9825這些非大量出貨的SoC吹響了號角,7nm也是台積電和三星練手EUV的第一步。有關另一個尖端製程的參與者:英特爾的10nm與7nm,將在後續的文章中進一步介紹。

本文為EE Times China原創文章

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