5G時代封測端如何打破「三明治」格局?

作者 : 王瓊芳, ESM China

「三明治」兩端的產業勢力開始往中間的封測市場滲透已是大勢所趨。在後摩爾時代,SiP技術為封測產業帶來完美的紅利:不僅晶圓代工大廠台積電清楚這一點,封測廠、EMS和大多數晶片客戶也體會到SiP乃重中之重…

「摩爾定律」正逐步走向極限,異質整合封裝(SiP)技術正推動摩爾定律繼續向前邁進。據ASE和西部證券研發中心預測,到2020年SiP的市場空間將達到166.9億美元,營收成長速度提升約50%。儘管受疫情影響,5G手機仍將是推動這50%成長的重要貢獻者。

新冠疫情影響不大

2020年中國春節期間爆發了武漢肺炎疫情,打亂了電子產業鏈穩步發展的節奏。復工時間延遲、醫療防護物資緊缺、物流運輸等問題,對於上游晶圓及封測產能帶來不小的衝擊。

據江蘇長電科技技術市場部總監劉明亮表示,從去年中到今年3月初,長電的訂單一直飽滿,春節期間也未停工,江陰廠更是滿載生產。在疫情出現之後,長電採取了緊急防疫措施。所幸公司過半數員工來自於江蘇及周邊地區,從2月10日起,長電在大陸的廠區已全面復工。截至3月初,該公司產能已超過90%,較疫情前已無太大差別。

疫情對於長電復工的影響不大,這也是該公司能在疫情期間因應急單的優勢。據《國際電子商情》瞭解,中國其它封測廠商如天水華天、通富微電等,因60%的員工皆外地人,其員工到崗率較低,對其產能的影響較大,不過自2月中旬起也已逐漸復工。

疫情帶來壓力的同時也為企業提供動力。上海芯波電子科技研發總監胡孝偉坦言,新冠疫情對公司的復工造成了一定程度的影響,但截至3月6日,該公司復工率已達95%左右。他預計2020年5G手機相關的產品研發和生產均將承受不小的壓力,但對芯波而言卻是個很好的調整產業結構、優化內外流程的時機。

5G晶片用量是4G的兩倍

5G手機較4G手機需要更多的SiP晶片。據《國際電子商情》瞭解,4G標準手機(不帶LTE)射頻(RF)前端晶片用量約15-20顆;LTE手機(增加了2.7GHz頻段)約25-30顆;5G手機也分兩個頻段:(1) Sub-6GHz頻段晶片用量是40顆左右;(2) 毫米波(mmWave)頻段(相容Sub-6GHz),平均RF前端使用高達55-60顆晶片。

由上推算,Sub-6GHz頻段的5G晶片使用較4G增加了60%左右,若將毫米波頻段和Sub-6GHz頻段都囊括在內,則是兩倍的用量,這其中80%的晶片都會採用SiP封裝。

「長電已準備好迎接5G的市場需求,」據劉明亮介紹,目前長電大部分先進SiP封裝的技術成果及成熟產能集中在韓國仁川廠和中國江陰廠,其他廠區的SiP封裝技術與產能也在大跨步成長中。

芯波科技SiP產品主要集中在RF前端、Wi-Fi和藍牙產品。胡孝偉說:「5G不僅需要支援新的頻段,還要相容2G、3G、4G頻段,這使得RF前端中功率放大器(PA)、開關(Switch)、低雜訊放大器(LNA)、濾波器(SAW/BAW)等數量大幅增加,致使其不得不透過SiP封裝來解決因頻段增加帶來RF前端PCB面積增加的問題。由於不同功能的RF元件採用不同的製程,較SoC,SiP幾乎是實現RF前端高度整合的唯一方式。」

當傳統的摩爾定律迫近極限,需要廠商在更短的開發時程中,用更經濟的方法來節約成本,做出更佳的產品,比如電源管理擁有更好的電源效率並增加處理效能,將是工程師們的終極挑戰。

Cadence產品市場總監Julian Sun表示,Cadence 現正協助業界公司克服摩爾定律,走進“More than Moore”的後摩爾時代,利用異質整合的能力(Heterogeneous integration)將不同的元素整合到SiP以開發新的電子產品。SiP可以協助客戶進行新的模組化設計,解決從板級到封裝到IC的跨域設計問題,如採用Chiplet的設計理念。

來自5G多頻/高頻的挑戰

針對5G智慧型手機,目前SiP封裝技術遇到不小的挑戰,如整合毫米波技術、相容整合2G/3G/4G多個RF前端等,該如何因應?

日月光認為,對於毫米波相容整合2G/3G/4GRF前端,新的前端模組增加如sub-6GHz與毫米波天線模組,因此更緊密的整合與厚度的薄化是趨勢與技術挑戰。在因應策略上,新的Conformal shielding/Compartment shielding解決方案、Fan-out SiP、double-side molding與毫米波AiP/AiM量產測試解決方案等都是很好的選擇。

劉明亮表示,從長電的角度來看,5G SiP封裝主要面臨三大技術挑戰:一是整合毫米波技術。因為毫米波是超高頻段,天線數量有所增加且尺寸要求較小,加上5G收發模式跟4G不同,在大多數應用場景下天線需要被融入到封裝中,即採用封裝級天線(Antenna-in-Package,AiP)技術。AiP天線的匹配、微調是很大的挑戰。

二是材料。過去封測廠做3G或4G RF產品的SiP封裝,不需要考慮太多材料方面的設計問題,只要整體產品的應力、可靠性等達標就行。而到了5G Sub-6GHz頻段,就要求所有的材料如基板、塑封原材料、晶片與基板的連接/耦合材料等,都必須具備低損耗特性,如Dk介電常數必須小於3.2,Df損耗因數必須小於0.05等,而且這還只是在5G Sub-6GHz頻段(尚未達到毫米波頻段)的硬性標準。未來毫米波SiP達標任務之艱巨,可窺一斑!

三是5G相較於4G需要處理的頻段複雜度和即時可編程性高很多,而且客戶對於手機的空間設計要求也越來越高。將因5G所新增六成左右的晶片擠進不可擴容的手機空間這一要求,要求封裝廠商能夠提出更多、更好的技術創新,如在基板的兩面放置晶片或被動元件(原來只放一面)以達到縮減封裝面積的目的。

但這樣做又不可避免地增加了封裝的整體厚度,所以封裝工程師們還必須採用其它的方法把整體厚度變薄,可謂使盡了渾身解數。這種雙面超薄設計難度較大,長電因而針對此SiP創新專案做了大量技術開發和反覆驗證的工作。

事實上,上述挑戰對於日月光、長電、安靠以及天水華天、通富微電等都是共同的難題。相對而言,在5G Sub-6GHz頻段,日月光、長電和安靠SiP晶片良率較高,AiP的厚度做到了較薄,而通富微電和天水華天仍需進一步努力突破技術難點。

在芯波科技胡孝偉看來,5G通訊對於SiP封裝的挑戰有三方面:首先,設計端如何處理多頻段RF前端的電磁相容,以及如何處理多元件小尺寸高熱密度散熱問題;其次,製造端如何使用低成本常規製程完成超常規的技術要求。最後,如何用同一種製程封裝不同製程的元件。

他提出了一些解決方案:「這需要在訊號完整性、電源完整性、RF指標模擬(例如插入損耗、回波損耗和諧振)、熱、應力等方面進行充分的模擬分析。在設計端,充分利用自身的SiP和IPD設計能力,結合EDA工具提升設計品質和準確度,在製造端充分使用組合現有製程,探索新製程,並減少反覆運算。」

Cadence的Julian Sun則建議客戶應考慮轉換原來SoC的理念到SiP的作法。透過採用Chiplet方法,利用Cadence APD+設計SiP有助於客戶縮短開發週期、節省成本,並降低整個晶片開發的風險,以實現與市場競爭的差異化。

Julian Sun說:「客戶可以從各個IP供應商(就算是不同的製程節點)處獲取適當的Chiplet並加以組合。這是一個多方面協作的問題。它將要求3D / 2.5D IC設計流程,具有矽中介層(Silicon Interposer)或嵌入式橋接(Embedded Bridge)和可佈線基板RDL以及FOWLP (Fan out Wafer Level Package)的封裝設計。它需要考慮PI/SI(電源完整性/訊號完整性),3D EM和熱感知電氣設計等。」

整合eMMC成為世紀難題?

一般情況下,SoC只整合AP類的邏輯系統,而SiP則是整合AP + mobile DDR。某種程度上說SiP = SoC + DDR。隨著將來晶片整合度要求越來越高,eMMC也很可能整合至SiP。

Julian Sun表示,SoC的缺點是開發時間長,其複雜性致使成本推高,而且每一次功能的修改,都需要再次流片。對於Chiplet的概念,SiP不再只是用來設計HBM,而且因為矽穿孔(TSV)和晶圓級封裝(WLP)的加入能夠在設計中添加更多元件。異質整合的能力可以協助客戶以新的封裝樣式,快速開發產品並投入上市。

Julian Sun說:「SiP設計面臨的挑戰是系統的連接複雜性,LVS (Layout vs. Schematic版圖與原理圖互連檢查)、跨域協作(用於數位、類比、混合訊號、機械和熱感知設計的多種技術以及工程變更管理),如何協助客戶有效縮短設計週期、提高設計品質與降低成本始終是Cadence的首要任務。」

據《國際電子商情》瞭解,5G所需的SiP涉及高頻RF技術,天線調節和訊號遮罩都是難題,尤其是到了一定頻段,各晶片、被動元件、基板乃至注塑材料之間都會產生不同程度的訊號互擾,因此如何做到一邊做EMI遮罩一邊把eMMC和AP、5G RF無縫連接是一門關鍵技術。目前大部分記憶體晶片都採用3D堆疊技術,進一步增加了EMI遮罩技術實現的難度。

此外,目前eMMC已經堆疊到64層了,64層晶片中間有很多超精細型銀線、金線穿來穿去,和各種14奈米(nm)、16nm甚至28nm的SoC無縫連接,難免會有很多I/O方面的問題。另外,這些金屬線之間也互有干擾。需要考慮的各種設計因素實在很多。

日月光也表示,其挑戰主要來自封裝厚度進一步的薄化,在技術突破上,有機基板PoP封裝(HBPoP)與扇出型PoP封裝(FOPoP)都是可行的解決方案。

芯波科技胡孝偉說:「在5G時代的SiP設計,多種混合電源、極高密度的高速高頻走線設計成為常規要求,其最大挑戰是PI/SI設計。」。

「三明治」格局掣肘,如何突破?

目前,晶圓代工廠台積電(TSMC)研發出CoWoS (Chip-on-Wafer-on-Substrate)和InFO (Integrated Fan Out) 2.5D晶圓級封裝技術,同時終端EMS廠也開始向上游封測「開展業務」,這是否會對傳統封測廠商帶來一定的競爭壓力?

劉明亮將目前封測產業的發展大勢比喻成一個「三明治」。首先,這個三明治的一邊,台積電等晶圓代工大廠,基於後摩爾時代的壓力以及重點客戶的要求,開始將自主研發的晶圓級封裝製程導入量產。其次,三明治的另一邊,傳統的EMS巨頭如偉創力(Flextronics)等,出於拓展市場以及提高企業競爭力的考慮,試圖從基板材料和技術入手,由組裝技術的下端進入SiP封裝生態系統。而封測企業,如日月光、長電、安靠、天水華天、通富微電等,則處於這個三明治的中央,不但要繼續與其老對手們競爭,而且還必須因應來自三明治兩邊的勢力夾擊。由此可見,未來幾年封測廠商將承受不小壓力。在此大趨勢中,如何運籌博弈,化危機為契機,是出給每一家封測廠商的必答題。

劉明亮坦言,TSMC量產化inFO、COWOS封裝製程,對於封測廠確實有壓力,尤其是具備晶圓級SiP能力的封測廠。畢竟TSMC是晶圓代工業公認的NO.1,有深厚的晶圓級技術積累。從市場角度來講,它們做inFO主要是為了順應其重點客戶的要求,專攻的是晶圓級3D堆疊封裝技術。

據《國際電子商情》瞭解,該重點客戶已經多次要求TSMC將晶片間的最小距離縮減到80微米。目前日月光、安靠、長電等已量產晶片中所能實現的最小間距約為150微米,距離TSMC仍有近2倍的差距。長電的研發部門如今約可做到80微米-100微米的技術實現,但離可量產化的良率水準還有一定距離。

3D堆疊封裝的難度在於對設備的精密度要求很高,TSMC有現成的晶圓級設備,透過適當改裝和DOE就可適用於3D堆疊封裝,同時憑藉其多年的晶圓級晶片代工經驗,比起封測廠商做3D晶片封裝的成功係數較高。

據《國際電子商情》瞭解,「三明治」兩端的產業勢力開始往中間的封測市場滲透,已是大勢所趨。從代工廠的角度來看,進入後摩爾時代以來,晶片製程微縮的優勢日趨進入極限,尤其到了5nm之後,幾乎不能再光靠縮小電晶體的尺寸來完成技術和成本上的反覆運算了。SiP技術恰恰為後摩爾時代提供了一個完美的紅利。其實,不光是台積電這樣的晶圓代工大廠清楚這一點,封測、EMS和大多數半導體晶片客戶都體會到了SiP乃重中之重。

從EMS的角度來看,隨著低階代工製造業的利潤日漸微薄,往上游走不失為一條提升利潤空間的出路。不少EMS大廠已經開始積極運作,其中包括在軟板材料技術與HDI基板設計方面有著雄厚實力的偉創力,按照當前的BOM表計價標準,基板在半導體封裝中的成本佔30%以上,相當高。偉創力藉其基板方面的技術優勢殺進封測領域,算是妙計。不過,與TSMC等晶圓大廠往下游走時水到渠成般的「輕鬆」相較,偉創力等傳統EMS往上游走的過程中,必須經歷更難的技術積累以及付出更多的資本投入,可真的不「輕鬆」!在資本投入這方面,據悉偉創力正在物色封測產業中的收購目標。

總之,作為當前超越摩爾定律的幾乎唯一路徑,SiP勢不可擋,封測廠商也正投入重金研發。從市場前景來看,2020年,5G手機、AR/VR、穿戴式、TWS耳機等將帶給SiP巨大的市場成長動力。從技術層面來看,對5G多頻高頻的技術整合是各大封測廠努力突破的方向;從產業格局來看,隨著台積電和偉創力等上下游企業加入戰局,封測廠商在雙面夾擊之下需要做的是練好內動,找對自身核心競爭優勢,保持在封測賽道上領先。

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