先進記憶體IC的疊對量測挑戰

作者 : Efi Megged、Joe Clinton,KLA公司

晶圓廠使用疊對量測(overlay metrology)技術來測量和控制生產製程中的圖案/圖案對準。疊對誤差通常是在目標(整個曝光場中處於獨立位置的特殊圖案結構)上進行測量。這些目標量測值必須與實際元件圖案上發生的疊對誤差相關聯。

在生產功能性半導體元件的IC製造過程中,會涉及添加和去除許多不同材料的圖案層,而將每個圖案層與前一層精確對準至關重要,如此才能確保電氣接觸良好和元件功能正常。

 


圖1:左側的橫截面和右側的俯視圖,顯示了當前層和上一層之間的疊對誤差。

(圖片來源 :KLA)

晶圓廠使用疊對量測(overlay metrology)技術來測量和控制生產製程中的圖案/圖案對準。疊對誤差通常是在目標(整個曝光場中處於獨立位置的特殊圖案結構)上進行測量。這些目標量測值必須與實際元件圖案上發生的疊對誤差相關聯。

先進的記憶體製程採用複雜的高縱深比的設計以實現元件功能,這需要精確的圖案對齊以實現高良率並保證元件的可靠性。3D NAND元件使用>100層對組(layer pairs)、雙堆疊結構以及諸如厚硬光罩(thick hard masks)等材料,這些高形貌變化、不透明材料和晶圓應力等因素,都對疊對量測的可行性提出了挑戰。

DRAM製造繼續朝著較小的設計節點的方向發展,從而導致更嚴格的覆蓋誤差規範。這種記憶體元件的複雜性推動了新穎的疊對量測方法之開發,以實現大量生產中疊對控制所需的精確度。

 


圖2:高階成像量測(AIM)疊對目標設計:(a)常規AIM目標設計;(b)對角AIM (DAIM),

和(c)光柵壘疊佈局(over grating layout)的穩定AIM (rAIM)目標設計。

(圖片來源 :KLA)

疊對目標的設計對於實現準確而穩定的疊對量測至關重要,特別是對於複雜的3D NAND和DRAM元件而言。新的疊對目標,例如基於成像之疊對(IBO)目標的穩定AIM (robust AIM,rAIM),旨在提供更好的穩定性和製程彈性。rAIM目標利用了莫爾效應(Moiré effect)及其雙散射干涉圖樣,與標準AIM目標相比,該技術使用較小的間距。

較小的間距更能代表先進元件所採用較小的設計規格,使用rAIM目標生產晶圓的疊對結果顯示,IBO ADI (after-develop inspection,顯影後檢測)與SEM AEI (after-etch inspection,蝕刻後檢測)測量的相關性提高了15%,同時還顯示出殘餘物減少了10%,總測量不確定度(TMU)減少25%。

先進的DRAM製造也需要創新的目標設計,其疊對誤差預算接近2奈米之下的閾值。為了獲得印出這些複雜DRAM圖案所需的解析度,曝光機使用傾斜的極端雙極照明(extreme dipole illumination)。

由水平或垂直線組成的常規疊對目標無法提供這些疊對機台追蹤所需的精度,並且與傾斜的元件結構並不完全相關。為了解決這種圖案差異,對角AIM (DAIM)疊對目標使用了傾斜的圖案,從而能夠更好地代表所製造的元件。DAIM疊對標記顯著提升了複雜DRAM產品的元件疊對追蹤。

除了新的疊對目標設計之外,高階記憶體製造商還在尋求IBO量測解決方案,以解決與精度、減少殘餘、可測量性,以及對製程變化的應變能力相關的挑戰。例如,大多數關鍵的3D NAND製程層的形貌變化較大,並且可能有較大的製程變化。

為了獲得最佳的疊對性能,需要根據被測層的特性使用不同的光學設置配置進行測量。 Archer750疊對量測系統的波調諧(wave tuning,WT)功能允許使用定制的測量濾光片,以實現針對被測層的最佳波長和測量帶寬。

波調諧以及其他配置(例如可變NA、極化和對焦最佳化)可顯著改善測量條件和整體量測性能。機台中所集成的機器學習算法可進一步提高疊對量測的性能,這些算法可針對DRAM和3D NAND層協助提高校準疊對精度。

先進的DRAM和3D NAND記憶體元件具有複雜的設計功能、高縱深比的結構、不透明的材料以及會產生高晶圓應力的厚膜堆疊,這給疊對量測系統帶來了一系列新挑戰。這些挑戰可以透過新型疊對目標設計、可客製化的量測配置以及機器學習算法等創新技術來解決,這些技術同時也可以提高疊對準確性、精度和製程彈性。

參考資料

  • X. Liu et al, “Improved device overlay by litho aberration tracking with novel target design for DRAM,” Proc. of SPIE, 11325, 113252R, 2020.
  • Z. Liu et al, “OPO reduction by novel target design,” Proc. of SPIE, 11325, 113252S, 2020.
  • S. Katz, “OPO residuals improvement with imaging metrology for 3D NAND,” Proc. of SPIE, 11325, 113252J, 2020.
  • S. Katz, “Machine learning for modeled-TIS and overlay reduction,” Proc. of SPIE, 11325, 113252C, 2020.

本文中文翻譯版本由KLA公司提供

(參考原文:Overlay Metrology Challenges for Advanced Memory ICs,by Efi Megged and Joe Clinton, KLA)

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