迎戰後摩爾定律時代:半導體製程演進之路走向何方?

作者 : 邵樂峰,EE Times China

隨著資金、技術壁壘的不斷提高,十多年來,先進製程領域不僅沒有出現新的競爭玩家,而且越來越多的參與者開始從先進製程中「出局」。核心玩家們的製程技術演進之路會走向何方?「後摩爾定律」時代的競爭熱點又在哪裡?

從1965年被正式提出,並在1975年進行修正後,「摩爾定律」(Moore’s Law)一直都是定義新一代半導體產品藍圖的重要工具,促進了IC設計和製造領域的多項重大變革。但隨著資金、技術壁壘的不斷提高,十多年來,先進製程領域不僅沒有出現新的競爭玩家,而且越來越多的參與者開始從先進製程中「出局」。

核心玩家們的製程技術演進之路會走向何方?「後摩爾定律」時代的競爭熱點又在哪裡?透過與EDA、IP、晶圓代工、封裝測試產業主流廠商的深度對話,以下本文將一一解答。

「摩爾定律」失效了嗎?

PC時代,追求摩爾定律最積極的公司是英特爾(Intel),從微米製程等級到32/28奈米,步步領先,這也讓Intel在CPU領域獨領風騷數十年。進入行動時代後,各大手機廠商成為摩爾定律最熱烈的追求者,從16奈米到5奈米,過去的十年裡,幾乎每年我們都可以看到採用最新IC製程的手機上市。

但在此同時,超小尺寸幾何圖形已經達到了矽製程光罩的粒子物理學和波長極限,出於複雜性和成本的原因,積體電路節點微縮速度正逐漸趨緩,關於「摩爾定律」是否已經失效的爭論開始不絕於耳。台積電(TSMC)(南京)有限公司總經理羅鎮球在接受《電子工程專輯》採訪時,引述台積電董事長劉德音在SEMICON 2019上的發言指出:「摩爾定律仍然活得好好的!」

「不管摩爾定律如何演進,台積電關注的是新一代技術創造出的優勢是否可以滿足客戶的需求,而不是只會一味追著摩爾定律跑;」羅鎮球表示,前面還有很多道路可以選、可以走,台積電會從客戶的角度出發,強化自身技術,提供最佳的解決方案。

目前,台積電7奈米先進邏輯製程已量產進入第三年,5奈米製程以極高的良率於2020年上半年進入量產,預計下半年快速起量,而引領新一代製程技術的3奈米研發進展順利,預計2021年進入試產。此外,「晶圓級系統整合」(WLSI)平台也在持續探索系統級尺寸微縮的新時代,在CoWoS、InFO等先進封裝技術多年的發展經驗基礎上,該平台當前已邁進5奈米時代,預計將於2021年量產系統整合晶片(TSMC-SoIC)。

EDA供應商Cadence資深產品工程總監劉淼,則是從EDA產業的角度闡述了自己的看法。他認為,得益於EDA產業在運算基礎設施和智慧演算法開發領域取得的顯著進步,半導體元件物理學領域的創新研究將依舊遵循著摩爾定律。未來,隨著研發的持續深入,摩爾定律將獲得新的詮釋,以不同的形態再煥生機。

格芯(GLOBALFOUNDRIES)中國區總裁及亞洲業務發展負責人Americo Lemos則提醒人們關注摩爾定律中的成本問題。在他看來,相關產業對半導體微縮技術的期望,是每一代電晶體的尺寸能夠越做越小、價格可以不斷降低,過去幾代的節點遷移也都實現了這一期望,但隨著製程降至28奈米以下甚至小於20奈米後,業界逐漸發現電晶體的單位成本很難繼續下降。

在半導體產業,需要考慮的另一項因素是提高產品能效,而節點遷移無法做到這一點。如果算上設計和製造個位數奈米節點半導體產品的高昂成本,就會發現其實越來越多的產品無需遷移至個位數奈米節點。

Lemos 表示:「公平地說,一些高性能運算的硬體可能仍需遷移至個位數奈米技術,但我們爭論的焦點不應該集中在摩爾定律是否失效,而應該著眼於如何設計和製造最優質的半導體產品,以做到性能最優、功耗與成本最低,縮短產品上市時間並降低設計成本。」

透過精心的設計和優化,讓能夠提供特定功能和性能的成熟半導體平台去推動新興市場(如物聯網或5G)發展,使之不再受體積不斷縮小的半導體製程驅動,是格芯在過去18個月中的重點工作方向。作為一家更關注既能保證功耗和成本效率又能實現必要性能的專業晶圓廠,格芯的目標是透過與客戶合作,向其交付卓越的成果,在晶片架構、IP優化以及封裝製程等多方面進行創新,以便提供最佳的功耗、性能和成本效率。

尖端製程的挑戰

儘管7奈米以下先進製程的複雜性和成本都在大幅攀升,但這對那些追求極致晶片性能的廠商們來說仍然非常重要。因為隨著AI和5G的持續發展,人類對更快速、更低功耗運算能力的追求是無止境的,從而創造了更大的市場需求,推動了產業的持續創新。另一方面,7奈米及以下先進製程節點採用新一代FinFET技術,大幅提升了性能和功耗效率,是為開發更具競爭力晶片產品而極具價值的投資。

「以電晶體數量和2D元件尺寸為標竿的摩爾定律前傳(摩爾定律1.0)差不多要功成身退了,以3D元件間互連密度為標竿的摩爾定律後傳(摩爾定律2.0)正拉開序幕,先進晶片封裝技術如2.5D/3D IC等將成為當紅主角;」封測代工廠(OSAT)長電科技技術行銷總監劉明亮對本刊表示,該公司已將基於5奈米製程的晶片封裝製程導入量產,並在佈局3奈米及以下製程的封裝規格和測試設備。從封裝技術的角度來看,大晶片尺寸翹曲和訊號完整性將是未來需要著力解決的技術挑戰。

在台積電羅鎮球看來,隨著線寬持續微縮,更嚴格的製程控制和品質要求已成為晶圓製造方面的一大挑戰。台積電的因應之道,是在製程控制中整合多項能夠進行自我診斷、自我學習和自我反應的智慧功能,以確保在提升良率、保證品質、改善流程、偵測錯誤、降低成本與縮短研發週期等方面取得顯著成效。

例如透過精準缺陷偵測分類系統、先進智慧機台控制和智慧製程控制,能夠即時監控並準確調整製程參數條件;精準機台腔體匹配和良率採集分析,將製程變異、潛在的缺陷和製程偏離風險降至最低。同時,為因應5G行動裝置(Mobile)、高性能運算(HPC)、汽車電子(Automotive)與物聯網(IoT)日益嚴格的品質要求,台積電還進一步建立了大數據、機器學習和人工智慧的架構,系統化整合產線知識和資料科學理論,建構以知識為基礎的工程分析,以實踐工程效能最優化。

劉淼將7奈米及以下的先進製程節點設計挑戰總結為三點:

  1. 新一代FinFET技術和小尺寸微影製程的物理結構對佈局/佈線提出了全新要求。
  2. 由於製程日趨複雜,前段與後段設計不得不進行多次反覆運算,導致結果收斂緩慢。
  3. 晶片的簽核。客戶選擇7奈米及以下的設計,都是為了最求更高的頻率、更低的功耗或更小的面積。為了在不超出功耗限制或妥協電源完整性的前提下達到高頻率需求,電氣和實體簽核收斂必須足夠精確。

因此,在過去幾年裡,從Genus綜合解決方案提供的RTL綜合平台,到針對先進節點設計的Innovus設計實現平台,再到流程下游的電氣簽核技術(包括Tempus時序簽核解決方案的靜態時序分析功能、針對電源及IR壓降簽核的Voltus IC客製化電源完整性解決方案)和Pegasus驗證系統,Cadence對由設計實現和簽核技術組成的數位全流程進行了全面的重新開發,以因應先進節點設計帶來的挑戰。目前,Cadence數位全流程在所有先進FinFET節點被廣泛採納,7奈米及以下節點已成功投片200+。

身為IP供應商,為了能讓產品在對應的先進製程上得到極致的性能體現,Arm方面需要瞭解製程庫的最新改變、最新製程對設計提出的要求、以及透過執行完整的實作流程來得到最準確的功耗、性能和面積(PPA)結果。

安謀中國(Arm China)研發經理李昆明認為,7奈米以下製程需求越來越大,主要源於隨著AI、大數據、5G、應用處理器的快速發展和普遍應用,廠家們對晶片性能的追求越來越高。儘管Arm擁有對應的元件庫(library)業務,與跟各大晶圓代工廠也有密切的合作,能基於具體設計而客製相對應的元件庫以提升產品性能,但即便如此,技術團隊還是必須要緊跟最先進的製程、及時更新最新版的EDA工具、組建資深工程師團隊去負責因應的設計實作和參考流程,以確保使用者能得到同樣的PPA結果。

積體電路的「3D空間」

先進製程自身具備的技術魅力和面臨的挑戰令人印象深刻,但不得不承認的是,當前積體電路製程技術的發展趨勢,正逐漸從單一追求尺寸依賴的先進製程,向先進製程(More Moore)、非尺寸依賴的特色製程(More than Moore)和先進封裝三個面向並行發展,小晶片(Chiplet)、異質整合的系統級封裝(System-in-Package)、3D堆疊等新技術層出不窮。

以「異質整合的系統級封裝」為例,在大數據和認知運算時代,人工智慧的使用、節約功耗和高輸送量互連的需求,正透過先進封裝技術的推動加速成長,「異質整合」作為先進封裝技術的代表,被認為是增加晶片功能、降低成本的可行方法,作用遠甚以往。

格芯一直與主要的OSAT合作完成先進封裝產品的認證,根據產品需求在OSAT工廠支援多種散熱解決方案選項,並為所有先進的封裝解決方案開發了測試技術,以協助客戶熟悉並加快設計專案進展。2019年,格芯開發出基於Arm架構的高密度3D堆疊測試晶片,協助運算應用領域(如人工智慧/機器學習、高階消費性行動和無線解決方案)實現了更高水準的系統性能和功率能效。

而長電科技則在先進封裝領域,尤其是在異質整合的系統級封裝技術實現等方面,有豐富的量產經驗和深遠的戰略佈局。除了對最新製程的技術開發和製程驗證不斷加大投入外,還在系統級封裝、晶片倒裝、晶圓級封裝等主要產品線上增加了優化產能,並與全球EDA工具供應商,以及關鍵封裝材料(例如高頻IC基板)供應商形成了長期、緊密的技術合作關係。

根據劉明亮的說法,異質整合系統級封裝的技術實現,在克服當前及未來製造節點製程的瓶頸方面,可謂重中之重、不可或缺。如果把眼光放長遠來看,晶圓製造、先進封裝與人工智慧的完美融合,必將成為實現降低成本的首要途徑。

「我們已經注意到摩爾定律在2D晶片上面臨越來越大的挑戰,Chiplet、異質整合、3D堆疊的確給了晶片更大的想像空間;」劉淼表示,封裝類型通常取決於終端應用和IC元件的外形尺寸,在當前眾多封裝類型中,以矽中介層為基礎的2.5D設計十分流行,因為它可以讓處理器晶片和記憶體晶片靠得更近,從而顯著增加資料傳輸頻寬;Chiplet的設計則更看重IC設計流程的選擇,而非封裝流程。

他同時建議,針對2.5D和3D堆疊等高階封裝技術,晶片和封裝設計最好協同進行,因為很多非晶片本身的因素需要在晶片上準確建模,封裝設計也必須要真實反映晶片情況。此外,3D電磁分析(EM)和電熱協同模擬等工具則是確保穩健的晶片和封裝設計流程的必要條件。

透過將Virtuoso、Allegro、Innovus等平台與數位全流程的交付能力有機結合在一起,Cadence正在積極助力先進製程節點的片上流程設計。同時,「智慧系統設計戰略」也正在將這一專業能力擴展至3D封裝領域,與現有設計和分析技術的整合將創造更高價值。例如Clarity 3D求解器將Sigrity封裝分析工具和3D求解器演算法有機結合,是面向PCB、IC封裝及SoIC關鍵互連設計打造的3D EM模擬軟體工具;Celsius熱求解器,是業界首款完整的電熱協同模擬解決方案。

羅鎮球表示,技術是台積電不可或缺的基石之一,該公司未來的技術規劃和戰略佈局也是全面且完備的。在邏輯製程、特殊製程、光罩與封裝三大領域具備的技術先進性、多樣且完備的製程選擇、各項服務、健康的設計生態系統、卓越的量產能力和品質,是上述這些創新基礎的後盾,也是台積電的核心競爭力所在。

除了前文介紹過的先進邏輯製程外,台積電特殊製程技術包括MEMS、CMOS影像感測器、嵌入式NVM、射頻RF、類比、高壓、BCD-Power等,覆蓋了廣泛的應用範圍。公司2019年完成的特殊製程重點之一就是開發業界獨特的40奈米BCD (Bipolar-CMOSDMOS)技術,可提供先進的20~24V高壓元件和電阻式記憶體(RRAM),與40奈米超低功耗平台完全相容,並同時支持行動應用所需的低功耗、高整合度、以及小佈局面積的高速通訊介面。

在先進封裝領域,作為一種創新的晶圓級3D封裝技術,TSMC-SoIC將多個小晶片整合成一個面積更小、厚度更薄的系統單晶片;藉由此一技術,7奈米、5奈米甚至3奈米的先進系統單晶片能夠多層、多功能整合,實現高速度、高頻寬、低功耗、高密度、小空間的異質3D IC。

孤木難成林

要想在積體電路先進製程方面取得突破,除了晶圓代工廠,包括EDA工具/IP/製造/封裝在內的整條產業鏈都要完美配合。「如何與客戶、EDA、IP、設備、原材料夥伴形成全新的高度協同合作關係,最終實現客戶、夥伴與台積電三方共贏的局面,始終是我們思考的重點;」羅鎮球表示,作為台積大同盟的重要部分,台積電開放創新平台(OIP)在協助客戶和夥伴將創造性的想法以更低的設計門檻和標準化的規範快速融合,進而快速實現設計創新,達成快速上市、上量,最終實現產品價值最大化的目標方面,發揮了關鍵作用。

目前,台積電OIP合作夥伴包括EDA (20家)、雲端(Cloud)聯盟(6家)、IP (40家)、設計服務聯盟(Design Center Alliance,19家)和價值鏈聚合聯盟(Value Chain Aggregator,8家)等多個產業。台積電和這些生態系統夥伴從製程開發與產品設計的初期時便積極地展開深入合作,OIP 提供了完整的設計架構與及時的 EDA 工具強化,可在客戶需要時提供關鍵性IP和高品質設計服務,以因應在先進製程中日益複雜的設計挑戰。如此一來,製程技術達到成熟量產之際,便是客戶產品獲得成功的時刻。

他舉例說,新思科技(Synopsys)最近針對運用高效能運算系統單晶片(SoC)的台積電5奈米製程技術,推出了包括介面IP和基礎IP在內的業界最廣泛的高品質DesignWare IP組合,可加速高階雲端運算、AI加速器、網路和儲存應用SoC的開發。雙方的合作能夠幫助設計人員快速將必要的功能融入到設計之中,同時受益於台積電最先進的製程技術所帶來的顯著功耗降低和性能提升,從而獲得成功。

劉淼表示,良好的合作關係對任何新技術的開發都至關重要,只有透過優勢互補,將Cadence在IP領域的專長和生產合作夥伴的能力相結合,才能為共同客戶開發更具創新性的解決方案。在為先進節點開發創新解決方案時,首先要與代工廠合作,確保現有工具採用代工廠技術流程設計工具(PDK)的初期版本,並在PDK的不同階段開發多套參考流程,確保製程節點和受支援的軟體版本可被共同客戶無縫使用;合作期間,通常需要同時對軟體和流程進行優化,例如更新軟體、向代工廠推薦合適的方法論…

 

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