可實現扇出型晶圓級封裝的銅電鍍技術

作者 : Steven T. Mayer、Bryan Buckalew、Kari Thorkelsson,Lam Research

高密度扇出型封裝(FOWLP)技術由於能滿足手機封裝所需的外形尺寸和效能要求,逐漸獲得業界關注。相較於透過微縮來實現摩爾定律的其他技術,FOWLP可提供更高的整合度和更佳的經濟效益;本文在此前提下提出一種經濟有效的晶粒堆疊方法——Durendal製程,以期實現理想的良率以及堅固、可靠的連接…

隨著IC設計人員試圖把更複雜的晶片功能擠進更小的空間中,異質整合(heterogeneous integration),包括元件的3D堆疊,已日益成為整合和連接各種功能的有用、且具成本效益方式。現在,業界已出現了多種不同的異質整合平台,而高密度扇出型晶圓級封裝(FOWLP)是其中逐漸獲得採用的一項技術。此封裝解決方案的主要優勢包括:無基板封裝、較低的熱阻以及增強的電性效能。這是「超越摩爾定律」(More-than-Moore)的典型範例,與單純透過製程微縮來實現摩爾定律的其他技術不同,FOWLP還可提供更高的整合度和更佳的經濟效益。

異質整合技術

 高密度扇出型封裝技術由於能滿足行動電話封裝所需的外形尺寸和效能要求,受到了廣泛的業界關注。此技術的重要組成包括:重新佈線層(RDL)金屬和Mega柱體電鍍。重新佈線層是用來把矽晶片上的高密度連接電路繞線到印刷電路板(PCB)上的低密度連接。為了使訊號能夠傳導到電路板上,因此需要好幾層的RDL。

如圖1所示,Mega柱體是連接各層的垂直金屬連接。上方晶粒的焊錫凸點位於Mega柱體上,並利用回流焊完成連接。

圖1:2.5D封裝的中介層結構。

Mega柱體的製程挑戰

Mega柱體有各種不同的尺寸,但通常,它們的高度和寬度是標準銅柱體的五倍。建構柱體的傳統方法是使用一般的電鍍製程。這是一個耗時、緩慢的過程,而且它的最大問題是,該製程通常會產生無法接受的不均勻結果。

電鍍Mega柱體的高度會隨著局部電流的負載密度而改變,同時在Mega柱體的頂部可能會產生一定程度的隆起或凹陷,而不是想要的平坦表面(圖2)。高度和特徵形狀的不均勻度可能會帶來各種問題,包括需要額外的後續平坦化步驟(例如CMP)、不可靠的連接會降低元件效能、增加整體處理時間,並提高成本。

特徵形狀、寬度、深寬比,以及特定區域周圍光阻的厚度和特徵密度等晶粒佈局變異,都會影響電鍍結果,而它們之間的差異大小可能演變成晶圓、晶粒或各個特徵之間的變異。

解決此問題的一種方法是電鍍比目標厚度更多的金屬,然後反轉電鍍極性和電流。這將能回蝕額外的金屬,以減小高度差異或使Mega柱體的頂部更平坦。但是,此方法可能無法有效地改善各種長度範圍內的均勻度,並往往會導致不佳的外形,產生帶有點蝕和邊緣腐蝕的粗糙Mega柱體表面。

圖2:電鍍Mega柱體時可觀察到的一些常見變異,包括負載問題、凹陷和隆起。

Lam Research的解決方案

透過Durendal的專利製程技術,Lam Research已解決了這個問題。此技術能在Mega柱體的頂部產生高品質、光滑的表面,並在整個晶圓上產生高度均勻的Mega柱體。整套Durendal製程可以在SABRE 3D機台上執行。

圖3:在SABRE 3D中使用Durendal製程可獲得均勻、高品質的Mega柱體。下圖比較了晶圓邊緣(左)和晶圓中心(右)的Mega柱體高度。

Durendal製程提供了一種經濟有效的晶粒堆疊方法,因此能帶來理想的良率以及堅固、可靠的連接。我們期望在未來,利用FOWLP作為晶粒堆疊的封裝技術能獲得更廣泛的採用,而Durendal製程將成為推動此目標實現的重要貢獻者。

— Steven T. MayerLam Research研究員,負責先進濕式製程的研究和開發。

— Bryan BuckalewLam Research濕式設備和技術解決方案的技術總監。

Kari Thorkelsson是沉積產品部門的資深製程工程師,專精於封裝用的電鍍技術。

本文同步刊登於《電子工程專輯》雜誌2020年8月號

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