SPMI與SDRAM的異同

作者 : 湯朝景,憶闊科技

SPMI DRAM和[DDR-n] SDRAM皆是針對DRAM進行最佳化的存取介面,但是,目前的[DDR-n] SDRAM標準規範已經限制到單端式DRAM陣列所能達到的存取效率了…

由三顆電晶體和二極體組合而成的靜態隨機存取記憶體(SRAM)不能直接經由微處理器內部的非同步介面來存取,於是催生了軟體代理記憶體介面(SPMI)。由於隨機存取記憶體(RAM)的存取作業流程關聯至各種記憶體的電氣特性,所以可細分成SPMI SRAM和SPMI DRAM。SPMI DRAM和[DDR-n] SDRAM皆是針對動態隨機存取記憶體(DRAM)進行最佳化的存取介面,但是,目前的[DDR-n] SDRAM標準規範已經限制單端式DRAM陣列所能達到的存取效率。

命令與時序

SPMI與同步DRAM (SDRAM)之間在介面訊號上有一明顯不同之處,即是SPMI DRAM沒有差動式時脈訊號,也不需要單端式時脈訊號。SPMI DRAM的作業流程是參考SDRAM標準規範,微處理器的EBI和高速輸出埠直接控制SPMI DRAM的時序(timing sequence),速度箱(speed bin)的數值用於控制SPMI DRAM的作業時間。請注意,SDRAM標準規範和SDRAM技術文件皆是將CL等參數的集合稱為speed bin,但是在介紹DIMM模組的文件中將這些參數稱為時序。

SDRAM介面的控制訊號是用於傳達命令,在晶片的內部會有另一控制器去執行SDRAM控制器的命令。SDRAM的命令和SPMI DRAM的時序之間的差異請參考圖1,圖中是以DDR2 SDRAM的單一讀取命令作為比較的基礎。SDRAM是經由ACT來開啟被指定的單一陣列,在PRE被執行之後關閉;SPMI DRAM是在PRE被解碼之後才會開啟被指定的單一陣列,經由控制訊號來指示存取結束,即是END。

圖1:DDR2 SDRAM的命令以及SPMI DRAM的時序。

SDRAM的時脈時間以符號tCK來表示,並且假設EBI的作業時間是它的2倍。[DDR-n] SDRAM標準規範是依據用於讀取儲存單元的差動式感應放大器特性來規定CL的最小值,例如DDR2 SDRAM規定CL的最小值是2,DDR4 SDRAM的最小值是9。單端式感應裝置的特性有利於減小速度箱的各種數值,其優勢是微處理器能夠迅速得到所要的指令碼或資料來增加執行效能。SPMI DRAM在爆發讀取時不能達到雙倍資料率(DDR),但是,在縮短潛伏時間上的成果是達到高效率的資料讀取。

[DDR-n] SDRAM的CL值是隨著每一世代而增加。雖然半導體製造技術的發展可縮小電晶體的傳遞延遲,但是,差動式感應放大器對於DRAM陣列的感應時間沒有隨之縮減,所以,提升時脈頻率的同時也加大CL值。單端式感應裝置的最大優勢即是感應時間必定與電晶體的傳遞延遲成正比,所以,SPMI DRAM的存取效率會隨著半導體製造技術的發展而成長。微處理器搭配高存取效率的記憶體就可以調降快取記憶體的容量,或減小快取記憶體的管理階層。

模式暫存器

[DDR-n] SDRAM控制器需要設定[DDR-n] SDRAM晶片的工作模式,並且隨著每一世代而增加許多設定參數;在記憶體晶片的模式暫存器被正確設定之後才能正常工作。將標準規範的模式暫存器轉至SPMI DRAM時,僅保留基本的功能參數;例如,同步功能的設定和自我更新率。在標準規範之中,多條控制訊號和多條位址訊號的邏輯狀態可以組成多種命令,在記憶體晶片的內部透過真值表來執行對應的操作,所以被稱為命令真值表。在SPMI DRAM之中,微處理器經由EBI發出前導命令,後續的命令可以經由其它控制訊號來指示,所以較適合稱為命令集(command set)。

表1的模式暫存器是保留爆發類型(burst type)。其中,資料匯流排的第4位元(D[4])用於指示記憶體晶片要將各參數的設定值寫入模式暫存器(MRS)或延伸模式暫存器(EMR);位址匯流排(A[])的用途恰巧可以對應標準規範的位址欄位(address field)。表2的延伸模式暫存器是保留高溫自我更新率,這是DRAM單元的實體特性,並且不會隨著介面不同而改變。

表1:SPMI DRAM的模式暫存器。

表2:SPMI DRAM的延伸模式暫存器。

 

腳位定義

表3所要呈現的是[DDR-n] SDRAM標準規範在腳位上所標示的符號要如何對應至SPMI DRAM的定義。其中,標準規範的控制訊號的腳位可以轉成EBI的控制訊號。未使用的時脈訊號(CK, #CK)則保留其腳位,其餘控制訊號也一併保留,例如ODT,如此,SPMI DRAM晶片的封裝可以直接延用[DDR-n] SDRAM標準規範的定義。

表3:SDRAM和SPMI DRAM的腳位定義。

結語

SPMI DRAM的硬體是基於微處理器的EBI和高速輸出埠,所以控制訊號全是邏輯準位,接腳數量也會比較少。SPMI DRAM需要高速輸出埠控制tRP和tRCD的時序,否則會破壞儲存單元的資料。在低溫(cryo-temperature)環境中,DRAM單元仍然具有資料儲存的能力,目前的量子電腦正需要具有這能力的記憶體來成為巨大資料量的緩衝空間。數位邏輯的介面訊號搭配能夠在低溫工作的存取電路就比較容易配合量子電腦在低溫環境中達成冷啟動(cold boot)。

(本文同步刊登於《電子工程專輯》雜誌2020年9月號)

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