在邏輯製程中實現SDRAM晶片的關鍵元件

作者 : 湯朝景,憶闊科技

日本曾經大量研發與DRAM相關的電路設計和製造技術,在那輝煌的時期也曾經申請1T1D DRAM單元;這是能在CMOS製程技術中輕易實現最小尺寸DRAM單元的關鍵元件。

在CMOS製程技術中,為了能夠製造佈局面積最小的1T1C DRAM單元而區分出DRAM製程;與其相對的就是邏輯製程。SOI製程可以製造一種1T0C DRAM單元,又被命名為零電容器隨機存取記憶體(zero capacitor RAM,ZRAM);為了有所區別,原本製造半導體積體電路的技術被稱為標準CMOS製程,或另稱為Bulk CMOS製程。日本曾經大量研發與DRAM相關的電路設計和製造技術,在那輝煌的時期也曾經申請1T1D DRAM單元;這是能在CMOS製程技術中輕易實現最小尺寸DRAM單元的關鍵元件。

1T1D DRAM單元

圖1是日本NEC所申請的專利,於1980年被公開,專利公開號是JP S55-39688。圖中的編號3是一種被深度摻雜的N型半導體,編號4是P型半導體,編號5是被向下摻雜的N型半導體;其中,編號6至10形成一N型電晶體(Q),編號3至4形成一深度摻雜二極體(deep doped diode)。雖然專利名稱是半導體積體電路裝置,但從電路圖所呈現的元件和連接形式即可看出這是一種1T1D DRAM單元;這樣的製造技術可以達到最小的佈局面積。

 


圖1:1T1D DRAM單元(以深度摻雜的技術來形成二極體)。

 

多個DRAM單元在排成一行之後是一維度DRAM陣列,能夠感應這一DRAM陣列的電路可以稱為感應裝置。若將多個DRAM單元應用在非同步介面上,這一感應裝置可以對應到多個一維度DRAM陣列;若將多個DRAM單元應用在同步介面上,每一個感應裝置必須單獨對應到每一個一維度DRAM陣列。這一感應裝置包含許多電晶體,所以佈局面積會大大於單一DRAM單元。由此可知在佈局面積上,非同步DRAM裝置的二維度DRAM陣列會小於同步DRAM裝置。

在佈局過程中,DRAM單元的旋轉角度會影響位元線(BL)的寄生電容量;如果感應裝置需要較大的寄生電容量則採納可增加BL長度的製圖,例如圖2的佈局(摘錄自公開文件「Embedded DRAM」,IBM系統和技術集團);如果感應裝置需要很小的寄生電容量則採納可縮減BL長度的製圖,例如圖3的佈局指引。在同步DRAM裝置中使用如圖1所示的製造技術未必能夠縮小二維度DRAM陣列,其原因是感應裝置的佈局面積較大,並且每一個感應裝置對應到每一個一維度DRAM陣列。

 


圖2:差動式DRAM陣列的佈局指引(深溝電容器)。

 

 

圖3:單端式DRAM陣列的佈局指引(平面二極體)。

 

邏輯製程

台積電(TSMC)在標準CMOS製程中獲得製造嵌入式DRAM(eDRAM)的專利,但是這些專利的物理結構多數是屬於1T1C DRAM單元,例如專利公告號TW I271862和TW I609459。嵌入式電容器能被製造的平面面積會隨著製程技術發展而減少,因此電容量會較小;二極體在加上逆向偏壓之後的電容量是與電壓成反比,逆向飽和電流是與電壓成正比,並且逆向飽和電流正比於PN接面的截面積,因此可和電晶體組成1T1D DRAM單元。DRAM單元的資料保留時間越短則更新作業的頻率就越高,導致存取效率下降,因此,在邏輯製程中使用嵌入式電容器未必優於PN接面二極體。

eDRAM的既定認知是使用各種嵌入式電容器的製造技術,例如深溝電容器以及堆疊電容器;為了有所區別,在設計eDRAM的電路中,如果DRAM單元是使用PN接面二極體,那麼這種快取記憶體就命名為接面式DRAM快取(junctional DRAM cache)。

SOI製程

SOI是一種很獨特的製程技術,可以提高電晶體的密度和降低功率消耗。IBM公司生產POWER系列的處理器,其中,POWER7是8核心處理器,在公開的技術報告中揭露它是使用SOI光刻技術,並且含有eDRAM。第一階的快取記憶體是使用SRAM;第二階的快取記憶體也是使用SRAM;第三階的快取記憶體是使用eDRAM,被多核心處理器共享的定址空間是32M。

在報告中又表示POWER7晶片是使用深溝電容器,但是,DRAM製程與高性能邏輯製程不兼容;意喻POWER7晶片是為了節省晶粒尺寸而犧牲運算性能。如果同步DRAM晶片的存取速度接近於eDRAM,以及傳輸介面的效率高於[DDR-n] SDRAM標準規範,那麼POWER7晶片可以移除第三階的快取記憶體,並且可以選用不同容量的同步DRAM晶片。例如同步DRAM晶片的定址空間可以是256M。如果使用接面式DRAM快取,那麼POWER7晶片能否不犧牲運算性能。

結語

標準CMOS製程的eDRAM以及SOI製程的ZRAM達不到[DDR-n] SDRAM標準規範的某些定義值,所以[DDR-n] SDRAM晶片需要使用DRAM製程才能製造。日本專利公開號JP S51-104279在1976年被公開,NEC公司在距今四十年前已發現DSA MOS和深度摻雜二極體可以和電晶體組成1T1D DRAM單元;但是,這領域的技術人員未能以此來實現[DDR-n] SDRAM晶片,實在可惜。

能夠使用邏輯製程製造[DDR-n] SDRAM晶片的主要元件是PN接面二極體和電晶體,這兩元件也是半導體積體電路的基本元件;其中,PN接面二極體是至為關鍵的元件,其物理結構可以是平面二極體(plane diode)。DSA MOS和深度摻雜二極體的製造技術可以縮減接面式DRAM快取的佈局面積。對於嵌入式系統的應用層面,接面式DRAM快取有助於發展系統單晶片(SoC),並且節省異質整合的開發費用。

 

 

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