應用電路板的多軌電源設計策略

作者 : Ching Man,ADI應用工程師

許多應用電路板都使用電源來偏置多個邏輯位準,本系列文章將探討多電源電路板解決方案。旨在實現首次即正確的設計拓撲或策略。

緊迫的時間表有時會讓工程師忽略除了VIN、VOUT和負載要求等以外的其他關鍵細節,將PCB應用的電源設計放在事後再增加。遺憾的是,後續生產PCB時,之前忽略的這些細節會成為難以診斷的問題。例如,在經過漫長的偵錯過程後,設計人員發現電路會隨機出現故障,比如,因為開關雜訊,導致隨機故障的來源則很難追查。

此專題分兩部分討論,本文是第一部分,主要介紹在設計多軌電源時可能會忽略的一些問題。第一部分著重介紹策略和拓撲,第二部分重點討論功率預算和電路板佈局的細節,以及一些設計技巧。許多應用電路板都使用電源來偏置多個邏輯位準,本系列文章將探討多電源電路板解決方案。旨在實現首次即正確的設計拓撲或策略。

選擇繁多

對於特定的電源設計,可能有多種可行的解決方案。在下面的範例中,我們將介紹多種選擇,例如單晶片電源與多電壓軌積體電路(IC)。我們將評估成本和性能取捨,探討低壓差(LDO)穩壓器與開關穩壓器(一般稱為降壓或升壓穩壓器)之間的權衡考量,並將介紹混合方法(即LDO穩壓器和降壓穩壓器的混合與匹配),包括電壓輸入至輸出控制(VIOC)穩壓器解決方案。

本文將分析開關雜訊,以及在開關電源設計無法充分濾波時,PCB電路會受哪些影響。從整體設計角度來看,還需考慮成本、性能、實施和效率等因素。例如,如何根據給定的一個或多個電源實現多電源拓撲優化設計?

我們將藉此深入探討設計、IC介面技術、電壓閾值位準,以及哪一類穩壓器雜訊會影響電路。我們將分析一些基本邏輯位準,例如5V、3.3V、2.5V和1.8V電晶體-電晶體邏輯(TTL)、互補金屬氧化物半導體(CMOS),及其各自的閾值要求。

本文還會提及正發射極耦合邏輯(PECL)、低壓PECL (LVPECL)和電流模式邏輯(CML)等先進邏輯,但不會詳細介紹。這些都是超高速介面,對於它們來說,低雜訊位準非常重要。設計人員需要知道如何避免訊號擺幅引起的這些問題。

在電源設計中,成本和性能要求並存,所以設計人員必須仔細考慮邏輯位準和對乾淨電源的要求。在公差和雜訊方面,透過設計實現可靠性並提供適當裕量,也可以避免生產問題。

設計人員需要瞭解與電源設計相關的權衡考量:哪些可實現?哪些可接受?如果設計達不到要求的性能,那麼設計人員必須重新審視選項和成本,以滿足規格要求。例如,多軌元件(例如ADP5054)可以在保持成本高效的同時提供所需的性能優勢。

典型設計範例

我們先來舉個設計範例。圖1顯示將12V和3.3V輸入電源作為主電源的電路板框圖。主電源必須降壓,以便針對PCB應用產生5V、2.5V、1.8V,甚至3.3V電壓。如果外部3.3V電源能夠提供足夠的電源和低雜訊,那麼可以直接使用3.3V輸入電軌,無需額外調節,以免產生額外成本。如果不能,則可以使用12V輸入電軌,透過降壓至PCB應用所需的3.3V來滿足電源要求。

 

圖1:需要多軌電源解決方案的應用電路板概覽。

邏輯介面概述

PCB一般使用多個電源。IC可能僅使用5V電源;或者,它可能要求多個電源,輸入/輸入介面使用5V和3.3V,內部邏輯使用2.5V,低功耗休眠方式使用1.8V。低功耗模式可能始終開啟,用於計時器功能、管理等邏輯,或用於中斷時啟用喚醒模式,或者用於IRQ接腳,以啟用IC功能並為其供電,也就是5V、3.3V和2.5V電源。所有這些或其中部分邏輯介面通常都在IC內部。

圖2顯示了標準邏輯介面位準,包括各種TTL和CMOS閾值邏輯位準,以及它們可接受的輸入和輸出電壓邏輯定義。在本文中,我們將討論何時將輸入邏輯驅動至低位準──用輸入電壓低(VIL)表示,何時驅動至高位準──以輸入邏輯位準高(VIH)表示。我們將重點分析VIH,即圖2中標記為Avoid的閾值不確定區域。

在所有情況下,必須考慮±10%的電源公差。圖3顯示了高速差分訊號。本文將著重探討圖2所示的標準邏輯位準。

 

圖2:標準邏輯介面位準。

 

開關雜訊

未經過充分濾波時,開關穩壓器降壓或升壓電源設計可能產生幾十毫伏至幾百毫伏的開關雜訊,尖峰可能達到400mV至600mV。所以,瞭解開關雜訊是否會給使用的邏輯位準和介面造成問題非常重要。

安全裕度

為確保提供合適的安全裕度,實現可靠的PSU,一條設計經驗法則是採用最糟糕情況下的–10%公差。例如,對於5V TTL,0.8V的VIL變成0.72V,對於1.8V CMOS,0.63V的VIL變成0.57V,閾值電壓(VTH)也相應降低(5V TTL VTH = 1.35V,1.8V CMOS VTH = 0.81V)。開關雜訊(VNS)可能為幾十毫伏到幾百毫伏。

此外,邏輯電路本身也會產生訊號雜訊(VN),即干擾雜訊。總雜訊電壓(VTN =VN +VNS)可能在100 mV至800 mV之間。將VTN添加至標準訊號中,以產生總訊號電壓(VTSIG):實際的總訊號(VTSIG =VSIG +VTN)會影響閾值電壓(VTH),進一步擴大了avoid區域。VTH區域內的訊號位準是不確定的,在該區域內,邏輯電路可以任意隨機翻轉;例如,在最糟糕的情形下,會錯誤觸發邏輯1,而不是邏輯0。

 

圖3:高速差分邏輯介面位準。

 

多軌PSU注意事項和提示

透過瞭解介面輸入和IC內部邏輯的閾值位準,我們現在知道哪些位準會觸發正確的邏輯位準,哪些會(意外)觸發錯誤的邏輯位準。問題在於:要滿足這些閾值,電源的雜訊性能需要達到什麼水準?低壓差線性穩壓器雜訊很低,但在高壓降比下卻並不一定高效。開關穩壓器可以有效降壓,但會產生一些雜訊。高效低雜訊的電源系統應包含這兩種電源的組合。本文著重介紹各種組合,包括在開關穩壓器後接LDO穩壓器的混合方法。

(在需要時)最大化效率和最小化雜訊的方法

從圖1所示的設計範例可以看出,為了充分提高5V穩壓的效率並盡可能降低開關雜訊,需要分接12V電路並使用降壓穩壓器,例如ADP2386。從標準邏輯介面位準來看,5V TTL VIL和5V CMOS VIL分別是0.8V和1.5V,僅使用開關穩壓器時,也具備適當的裕度。對於這些電軌,透過使用降壓拓撲可實現效率最大化,而開關雜訊則低於採用5V (TTL和CMOS)技術時的VIL

 

圖4:ADP2386的(a)典型電路和(b)效率曲線圖。

 

透過使用降壓穩壓器(例如圖4a所示的ADP2386配置),效率可以高達95%,如ADP2386的典型電路和效率曲線圖所示(見圖4b)。如果在此設計中使用雜訊較低的LDO穩壓器,從VIN到VOUT的7V壓降會導致消耗大量內部功率,一般表現為產生熱量和損失效率。為了以少量額外成本實現可靠設計,在降壓穩壓器後接LDO穩壓器來產生5V電壓也是一項額外優勢。

 

圖5:典型的ADP125應用。

 

2.5V和1.8V CMOS的VIL分別是0.7V和0.63V。遺憾的是,此邏輯位準的安全裕度尚不足以避免開關雜訊。要解決此問題,有兩種方案可選。第一種:如果圖1所示的外部3.3V電源具備足夠功率且雜訊極低,則分接這個外部3.3V電源,並使用線性穩壓器(LDO穩壓器),例如ADP125 (圖5)或ADP1740來獲得2.5V和1.8V電源。

注意,從3.3V到1.8V有1.5V壓降。如果此壓降會導致問題,則可以使用混合方法。第二種:如果外部3.3V電源的雜訊不低,或不能提供足夠功率,則分接12V電源,透過降壓穩壓器後接LDO穩壓器來產生3.3V、2.5V和1.8V電源;混合方法如圖6所示。

 

圖6:使用ADP2386和ADP1740組合的混合拓撲。

 

加入LDO穩壓器會稍微增加成本和板面積以及少量散熱,但要實現安全裕度,有必要作出這些取捨。使用LDO穩壓器會小幅降低效率,但可以透過保持VIN至VOUT的少量壓降,使這種效率降幅達到最低:3.3V至2.5V,保持0.8V,或3.3V至1.8V,保持1.5V。可以使用帶VIOC功能的穩壓器盡可能提高效率和瞬變性能。VIOC可以調節上游開關穩壓器的輸出,從而在LDO穩壓器兩端保持合理的壓降。帶有VIOC功能的穩壓器包括LT3045、LT3042和LT3070-1。

LT3070-1是一款5A、低雜訊、可編程輸出、85 mV低壓差線性穩壓器。如果必須使用LDO穩壓器,則存在散熱問題,其中功耗=VDROP×I。例如,LT3070-1支持3A,穩壓器兩端的功率降幅(或功耗)典型值為3A×85mV = 255 mW。相較壓差為400 mV,輸出電流同樣為3A,功耗為1.2W的一些典型LDO穩壓器,LT3070-1的功耗僅為其五分之一。

或者,我們可以使用混合方法,以犧牲成本為代價來提高效率。圖6中效率和性能均得到優化,其中先使用降壓穩壓器(ADP2386)將電壓降至允許的最低電壓,儘量提高效率,後接一個LDO穩壓器(ADP1740)。

 

圖7:適合FPGA應用的ADP5054單晶片多軌電源解決方案。

 

封裝、功率、成本、效率和性能取捨

量產PCB設計通常要求使用精小的多軌電源,以實現高功率、高效率、出色的性能和低雜訊。例如,ADP5054四通道降壓穩壓器為FPGA等應用提供高功率(17 A)單晶片多軌電源解決方案,如圖7所示。整個電源解決方案約41 mm×20 mm大小。ADP5054本身的大小僅7mm×7 mm,可以提供17A總電流。要在精小空間內實現極高的功率位準,可以考慮使用ADI的Module穩壓器,例如LTM4700,可以在15mm×22 mm的封裝大小內提供高達100 A電流。

 

圖8:ADP5054原理圖。

 

在接下來的另一篇文章中,我們還將探討如何在電路板級別使用級聯策略,包括選擇合適的IC來實現功率預算和電路板佈局,以及一些相關技巧。

 

參考資料

  • AD8045裸露焊墊連接。ADI,2011年1月。
  • 接頭針腳。Digi-Key Electronics。
  • Knoth、Steve。「使用超低雜訊LDO穩壓器提供乾淨的電源。」ADI,2018年9月。
  • Kueck, Christian.「應用筆記139:電源佈局和EMI。」淩力爾特,2012年10月。
  • 「MT-093教程:散熱設計基礎。」ADI,2009年。
  • Radosevich, Andy.「用於數位IC電源的雙通道線性穩壓器可實現即時輸出調整和動態裕量優化。」ADI,2020年4月。
  • Zhang, Henry J. 「應用筆記136:非隔離開關電源的PCB佈局考量。」Linear,2012年6月。

 

 

 

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