因應高速運算挑戰 CXL進化2.0版

作者 : Gary Hilson,EE Times特約記者

推動2.0版更新的主力來自於快速演進的資料中心架構,必須支援快速成長的人工智慧(AI)與機器學習(ML)新興任務,持續激增的雲端運算以及網路和邊緣的「雲端化」也是因素之一。

開放性工業標準互連標準CXL (Compute Express Link)正穩步發展,在問世不到兩年的時間內已經演進到2.0版,該標準聯盟成員業者也準備好推出支援新規格的產品。

就像是業已成熟的NVMe (Non-Volatile Memory Express)介面規格,CXL 2.0添加了新功能以滿足性能提升需求,同時也保持了與舊版規格──包括2019年3月公佈的CXL 1.0以及同年6月問世的1.1版──的向後相容性。推動2.0版更新的主力來自於快速演進的資料中心架構,必須支援快速成長的人工智慧(AI)與機器學習(ML)新興任務,持續激增的雲端運算以及網路和邊緣的「雲端化」也是因素之一。

CXL聯盟(CXL Consortium)總監Larrie Carr在對《EE Times》的簡報中表示,不斷增加的異質運算以及伺服器分解(disaggregation)需求,還有增加記憶體容量與頻寬的需求,都為資料中心更添新一層挑戰。

 

CXL的三種通訊協議能針對特定案例分別獨立或結合使用,記憶體內加速器支援高密度運算,記憶體緩衝器則支援記憶體容量擴展與儲存級記憶體。

(圖片來源:CXL Consortium)

 

CXL運作於PCIe實體層,能在主處理器與周邊裝置如加速器、記憶體緩衝器以及智慧I/O之間,以高頻寬、低延遲連結提供一致性(coherency)與記憶體語義(memory semantics)。2.0版規格的更新包括針對實現裝置扇出(device fan-out)、擴充,以及資源擴展與轉移之交換(switching)功能;還有能最大化記憶體利用率、限制或免除記憶體超額配置(overprovision)的記憶體池(memory pooling)功能。

此外CXL 2.0還提供針對永久性記憶體介面的標準化管理,實現與DDR同步運作,讓DDR能有其他用途。Carr表示,2.0版CXL的新功能意味著更容易以記憶體分配(memory assignment)概念,將終端裝置指派給16台主機中的任一台;如果既定的主機不想再使用該終端裝置,CXL交換功能就能進行裝置的熱插拔管理,斷開主機與裝置的連結,並將之指派給其他主機以支援記憶體池。

作為CXL 2.0規格更新的一部分,該聯盟成立了一個工作小組聚焦於如何為永久性記憶體提供標準化介面;Carr指出,藉由為管理定義一個標準API,任何人都能以標準化方法為CXL連接埠添加永久性記憶體。他指出,與NVMe類似,「CXL讓任何人都能利用現有的軟體生態系統,將他們的記憶體技術推向市場;」結合其交換功能,能充分利用記憶體的靈活性。

CXL能進一步細分為三種協議:CXL.io、CXL.cache與CXL.memory,能針對特定案例分開或是結合使用。以記憶體內加速器支援高密度運算就是三種協議都會用到的案例,而記憶體緩衝器可搭配CXL.io與CXL.memory,支援記憶體容量的擴展與儲存級記憶體。

而CXL規格發展迅速,可歸功於來自產業界的廣泛支援與參與標準訂定;而不只是記憶體與零組件供應商如Intel,Google、IBM、Facebook與等科技巨擘也都是CXL聯盟董事會成員。這些巨擘們通常被視為推動記憶體等半導體元件市場需求的重要力量。

 

CXL 2.0的新功能還包括支援裝置扇出的交換功能。

(圖片來源:CXL Consortium)

 

Microchip也是CXL聯盟成員之一,並且已經迅速發表支援CXL 2.0的產品──XpressConnect系列低延遲PCI Express 5.0/CXL 2.0重定時器(retimer);該公司資料中心解決方案產品行銷暨策略經理Ahmad Danesh表示,新元件鎖定資料中心高性能運算任務,支援AI、ML等工作負載所需的超低延遲訊號傳輸,還有車用的先進駕駛輔助系統(ADAS)。

PCIe重定時器IC被用於擴展PCIe匯流排長度,能扮演如同一個全新PCIe裝置的角色,透過雙向輸出重新產生之訊號,解決因為互連、PCB、纜線改變導致的訊號不良造成的不連續性。而因為CXL是利用PCIe,Microchip的新元件支援廣泛的PCIe與CXL裝置,並能支援最高達16通道PCIe 5的各種多通道應用。透過重複利用PCIe 5.0實體層,CXL建立了一個協議覆蓋(protocol)以支援一整個系列的新元件,能用以在運算、加速器、記憶體、smart IO (包括smart NIC)等裝置間支援高頻寬、低延遲連結。

不過Danesh表示,在透過CXL連結超低延遲裝置時也有挑戰,因為PCIe重定時器規格一開始是為PCIe 3.0訂定,當時延遲性目標以及架構重定時器的方法,並沒有考量到CXL的應用案例,而是專注於處理 block I/O事務以及與NVMe裝置間的通訊;「CXL的出現打破了這種模式,催生了對延遲非常敏感的系統,這種挑戰因為2.0版添加了透過利用交換提供記憶體擴展的功能,而更進一步。」

不過Microchop不需要對現有產品進行修改,因為新推出的重定時器是專為CXL 1.1與2.0、還有PCIe 5.0設計的第一款產品,而PCIe 5.0跟前幾代規格也稍有不同;Danesh表示:「PCIe從3.0進化到4.0花了幾年的時間,但很快就前進到5.0,在過去幾年發生的重大變化是,不只是各種應用驅動了前所未有的實際資料成長,還有那些資料所需運算量的增加。我們有更多的來源產生越來越龐大的資料集,現在也需要更有效率的方法來存取與處理資料。」

這意味著所有的「管道」必須要跟上更快的速度,並因應像是CXL帶來的新挑戰,例如在大型資料中心運作PCIe 5.0與CXL 2.0訊號的環境中,維持系統的訊號完整性。Danesh表示:「你只需要重定時器就能以實體方法解決這些觸及率問題;」他進一步指出,Microchip的元件能以較低成本的方案,讓使用者不需要透過昂貴的板材與纜線,就能夠達到所需的傳輸距離。

Danesh表示,透過CXL連結不同裝置的眾多應用都會需要重定時器,包括採用非揮發性永久記憶體的裝置或是揮發性DRAM裝置;你處理的延遲性問題是幾十奈秒(nanoseconds),而非PCIe裝置的幾千奈秒。」他也指出,重複使用PCIe實體層能簡化CXL的採用,因為具備對CPU端的原生支援功能,不像是Gen-Z連接器在與CXL通訊時需要轉接。他預期支援CXL 1.1的裝置今年會增加。

 

編譯:Judith Cheng

(參考原文 :CXL gathers speed with 2.0 spec,by Gary Hilson)

 

 

 

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