台積電vs.三星:誰家5奈米「翻車」?

作者 : 黃燁鋒, EETimes China

事實上即便都叫5奈米,台積電和三星製程之間的差異甚遠——所以「集體翻車」這種說法首先就值得商榷,兩者甚至不該直接比較。

近期在半導體製程領域有一個「5奈米(nm)翻車」熱門話題──似乎2020下半年發表的包括Snapdragon 888、Kirin 9000、A14…等在內的一眾採用5奈米製程的手機晶片,都在功耗和發熱表現上不夠理想。

Snapdragon 888 (應用於小米11)跑個Geekbench 5,單CPU功耗就達到了7.8W,堪稱Snapdragon近代能耗比最差,Adreno GPU性能首次遜於隔壁Mali;而Kirin 9000 (應用於華為Mate40 Pro)雖說GPU性能上去了,但在光明山脈測試中跑出了11W的峰值功耗;這都是向著PC功耗看齊的節奏了,因此很多(中國大陸)媒體將5奈米冠以「集體翻車」的名號。

高通(Qualcomm) Snapdragon888、三星Exynos 2100選擇三星(Samsung) 5奈米製程,而海思Kirin9000、蘋果(Apple) A14選擇了台積電(TSMC) 5奈米製程,事實上即便都叫5奈米,台積電和三星製程之間的差異甚遠——所以「集體翻車」這種說法首先就值得商榷,兩者甚至不該直接比較。本文我們根據Wikichip、Semiwiki、Semiconductor Digest等機構所做的研究,嘗試談談兩家5奈米製程的一些基本差異。

雖說從微觀層面,例如材料、電晶體性能等無法直接比較;而且台積電甚至沒有公開5奈米製程電晶體的關鍵尺寸(暫時也沒有5奈米製程的相關拆解分析)。本文僅嘗試給出兩者大方向上的差異。雖說主流晶片功耗爆表是否真的與台積電、三星的5奈米製程有關,個人持保留意見,但透過這篇文章期望能更充分理解今日的尖端製程發展現況。

5奈米是在電晶體的哪個部分?

在探討兩種5奈米製程差異前,首先仍需明確一個概念:即現在的「幾奈米」製程這樣的稱謂頂多就是個行銷概念,不管是7奈米還是5奈米,電晶體或者晶片微觀層面,都不存在哪個幾何參數是7奈米或5奈米。如此一來,5奈米也就名副其實地成為了一個虛指,它僅能用於表達一個製程節點,「5」不存在實際意義。

早在1997年以前,零點幾微米(μm)/幾百奈米製程,的確是指電晶體上的閘(gate,EETT編按:簡體中文多譯為「柵」)的長度,單位為Lg。例如0.35微米/350奈米,確實就是指閘長度為350奈米。在350奈米製程以前的時代,製程數位演進以0.7倍為節奏,例如350奈米x0.7,下一代製程就該是250奈米了。

FinFET結構電晶體

FinFET結構電晶體(來源:EE Times China)

不過到了Pentium 3時期的250奈米製程,實則已經不再指代電晶體的閘長度,250奈米節點的閘長度已經來到了190奈米,但電晶體的其他部分卻無法以對等的比例來同步縮減。從這一時期開始,製程節點的這一數字便不再具有太大的實際意義。2012年22奈米節點問世時,隨之而來的FinFET電晶體結構。這種3D結構要用一個數字來衡量電晶體尺寸也更難了。

在20奈米以後,越來越多的節點數字也拋棄了0.7倍演進的傳統。14奈米、7奈米、5奈米雖然仍遵循0.7倍演進傳統,但12奈米、8奈米、6奈米、4奈米等則顯然更具行銷意味了。自不必說,這些數字本身,除了表達製程反覆運算之外,便再無更多意義。

若一定要說在電晶體上,與如今這個節點數位還有所關聯的部分,那大概就是fin寬度了,上面這張圖是Intel的14奈米與10奈米兩代製程,電晶體各關鍵參數的變化,其中fin寬度大致與節點數字是一個量級。

台積電5奈米與三星5奈米的本質差異

在筆者的「平平都是7nm 性能、製程大不同!」一文中曾大致總結過,台積電與三星7奈米可認為是同一代製程,從Wikichip預估的數字來看,這兩者的電晶體密度(高密度庫)應該也差不了多少。

但這兩家晶圓廠的製程路線方向卻已經發生了較大差異。在7奈米時代,三星以更激進的姿態率先在多個疊層採用了極紫外光(EUV)微影。台積電的7奈米技術藍圖中,至少N7與N7P製程仍然沒有採用EUV,直到N7+才用上了4層EUV光罩。

台積電N7+製程的情況比較特別。市面上選擇了N7+的晶片似乎很少——知名的大概也就是Kirin 990 5G版了(Kirin 990 4G版用的是N7製程),而且N7+與N7/N7P並不相容。台積電N7完整的下一個全節點演進就是N5——節點數字也符合0.7倍演進的節奏;所以對台積電而言,5奈米的確就是7奈米的下一代製程。

至於三星,近年的製程演進開始走全節點的大步。在三星眼中,10奈米到7奈米屬於全節點演進,因此7LPP就相對激進地採用了EUV。但在7LPP之後,三星製程技術藍圖的全節點演進下一代是3奈米(3GAA)。而且從7奈米到3奈米的製程進化大步,在於電晶體結構從FinFET演進至GAAFET (Gate-All-Around FET)或/和MBCFET (Multi-Bridge Channel Field-Effect Transistor),也就是傳說中的奈米線/薄片(wire/sheet)。

 

三星製程技術藍圖。

(來源:EE Times China)

 

而5奈米在三星眼中實則屬於1/4代製程,或者說5LPE屬於7LPP製程的同代加強,是向3奈米製程的過渡。三星的7奈米與5奈米的關係,更類似於其10奈米與8奈米的關係,如上圖所示。三星7LPP製程同代加強,還包括了6奈米、5奈米、4奈米。

如此一來,台積電和三星──以及英特爾(Intel)未來的製程演進可能要進一步發生分歧。例如台積電預期中的3奈米至少前期並不打算採用GAA結構,當然3奈米就屬於題外話了…而且雖然三星的3GAA製程PDK前年就進入了Alpha階段,但其量產至少也要等到2022年。

這種演進節奏上的差異(以及雙方7奈米的起點差不多),導致了台積電在5奈米節點上跨的步子會明顯比三星更大,或者說更先進。至於後續3奈米如何,尚不得而知。所以N5與5LPE理論上是兩家公司的兩個不同產品,而不應將其理解為某個標準命題下,雙方各自交出的答卷。

兩種5奈米製程的電晶體密度

以下兩張圖表的資料分別來自Scotten Jones (IC Knowledge,via Semiwiki)和David Schor (WikiChip Fuse),綜合了三星、台積電已公開的資訊,以及針對現有公開資訊的一些分析。

 

來源:Scotten Jones, IC Knowledge via SemiWiki,發佈於2019.5

 

來源:David Schor, WikiChip Fuse[2],發佈於2020.3

 

這其中值得一提的主要是電晶體密度(Transistor Density),此處IC Knowledge估計台積電N5製程的密度為173.1 MTr/mm2,WikiChip Fuse先前的估計數字則為171.3 MTr/mm2。IC Knowledge預計三星5LPE製程的電晶體密度126.5 MTr/mm2,WikiChip則預估為126.89 MTr/mm2

雖然有區別,但在等級上差不多,台積電N5還是比三星5LPE要高出不少的(Scotten Jones在2019年底又更新過一次電晶體密度預估,似乎又大了不少)。無論如何,這一點也能看出台積電和三星的5奈米雖然都叫5奈米,但跨步幅度還是很不一樣。

另外在CPP (contacted poly pitch)、M2P (Metal 2 Pitch)這樣的電晶體關鍵數值上的預估值也有一些差異,IC Knowledge標台積電N5製程的CPP是50奈米,WikiChip則估算為48奈米;而M2P,IC Knowledge後來又將其更新到了28奈米。以上兩張表格僅供參考——注意其發佈時間也有差異。

台積電N5邏輯電路1.84倍電晶體密度提升,與同功耗水準下15%速度提升

台積電N5邏輯電路1.84倍電晶體密度提升,與同功耗水準下15%速度提升

事實上,三星5LPE與上一代7LPP相比,就單電晶體的關鍵參數來看,各部分是幾乎沒有變化的,電晶體密度提升依靠的主要是單元庫變化,以及各種微縮加速(scaling booster)方法,例如單擴散阻斷(Single Diffusion Break;SDB)。

台積電N5可不是這樣…此處未詳細列出N5相較於N7的電晶體各部分關鍵參數變化。從WikiChip提供的資料來看,CPP間距N7為57奈米,N5則為48奈米;MMP則從40奈米縮減到了30奈米。這進一步佐證了三星5LPE屬於7LPP的同世代強化版或過渡,而台積電N5是N7的全節點演進。

Snapdragon 888翻車,5奈米背鍋?

很多人說高通被三星「坑」了,這話大抵上是站不住腳的,或者其功耗表現不佳並不只是三星的鍋。晶片設計週期12~18個月,在前期定義配置時,選擇的製程技術就已經定下來了,如今設計與製造的緊密程度相當高——且考量當代不同製程技術的差異性,不太可能在晶片設計階段中途突然轉到另一種製程。

高通Snapdragon 888選擇三星5LPE製程必然有自己的考量,高通也絕對不可能不知道5LPE與N5製程這些最基本的差異。至於高通的考量究竟是製造成本本身,還是設計IP的遷移便利性,就不得而知了。或許將來拆解分析機構TechInsights的深度拆解能探索一二。

先前提到過這些電晶體密度數字只具有參考價值,一方面在於,不同時代計算電晶體密度的方法是有差別的,而且一顆晶片上,電晶體並不是只有邏輯電路,更非僅採用HD高密度單元,電晶體也不是均勻分佈,具體仍要看晶片本身的設計。在國際電子元件大會(IEDM)上,台積電提到對於包含60%邏輯單元、30% SRAM,以及10%類比I/O的手機SoC,其5奈米製程能夠縮減35%~40%的晶片尺寸——這樣的值是更具參考價值的。

至於製程演進或增強,對性能、功耗產生的具體影響,廠商公佈的數字恐怕是很難驗證的。後文會提到三星5LPE透過導入6T UHD單元、減fin以減少單元高度的方式來實現電晶體密度33%的增加。它對性能帶來的影響也很難考證,或者我們這些業外人士也無法搞清楚,這種方案究竟是好還是不好。

去年在上海舉辦的Exynos晶片發佈會上,三星有提到5LPE讓晶片面積降低35%,功耗效率提升20%,性能表現提升10%。台積電則針對N5的功耗和性能數字提過,同功耗下速度提升15%,同性能下功耗降低30%。這些數字的意義可能都並不大,尤其在面對各種不同的IC設計時。

舉個例子,Snapdragon888的CPU部分,大核心Cortex-X1。Cortex-X1是Arm的Greek家族CPU架構,它與同時公佈的Cortex-A78在設計理念上就有較大差異。通常行動CPU更看重低功耗,並且要在功耗、性能與面積(PPA)之間達成平衡,功耗與能耗比更是每年Arm升級IP的重點。

但Cortex-X1是打破了這種傳統的。其設計指標更偏向性能,且在功耗、面積方面有一定妥協。X1架構有了明顯拓寬,在A78設計基礎上,再加包括前端5-wide解碼寬度,renaming頻寬最高每週期8 Mop,NEON加倍,L2、L3 cache加倍等。Mop cache條目加倍,甚至比Intel Sunny Cove (第十代Core)還要大。

比較具有代表性的是Re-order Buffer (ROB)增加到224條目,此前是160,以提升指令亂序與並行度。以前Arm在這方面是一直偏保守的。Arm以前曾提過,ROB拓寬帶來的性能提升,與晶片面積增加,兩者關係不呈線性,而且還需要以功耗為代價。Cortex-X1顯然已經看破這些了。更多有關Cortex-X1的架構拓寬,不是本文要探討的重點。

雖然論架構寬度,Cortex-X1的基礎設計還是沒法和蘋果Firestorm (M1與A14)比,但Cortex-X1面向晶片製造商開始採用一種「Cortex-X Custom Program」授權計畫。這種授權方式下,客戶可以對微架構做進一步客製化,例如說要求更大的ROB、改進的prefetcher等。我們不知Snapdragon 888針對Cortex-X1的具體實作,不過它以性能為更高優先順序的設計,致Snapdragon 888產生不對等的功耗,設計與IP也是重要因素。

Arm在先前發佈Cortex-X1時大力宣傳了其IPC及性能提升,但對功耗和面積效益語焉不詳。AnandTech猜測,X1面積和功耗都可能是A78的1.5倍;在預設功耗(power)下,X1核心的能效(energy efficiency,每焦耳的性能)會比A78糟糕23%。

當然我們不能就此認定,Snapdragon 888峰值性能下的功耗與能效比都是Cortex-X1的問題,而且Cortex-X1設計原則本身就是如此。Snapdragon 888涉及到的問題可能覆蓋了Arm、高通、EDA工具廠商,以及三星foundry。何況Snapdragon 888 GPU部分的Adreno 660針對上代改進(提頻)也比較倉促。單純說Snapdragon 888的功耗問題需要三星5LPE製程「背鍋」,顯然是不靠譜的。

至於很多人說5奈米「集體翻車」,前文談到了台積電N5製程與三星5LPE差異較大,演進方向也不同。而將5奈米一概而論,以Snapdragon 888和Kirin 9000為例,來說「這一代製程都不行」,更是無稽之談。在Kirin 9000的GPU IP上,Arm為Mali G78設計,堆疊至多24個核心原本就相當令人困惑。即便要說台積電N5製程「翻車」,或者三星5LPE 「翻車」,這兩輛車翻過去的姿勢和方向應該也有很大差異。

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