台積電、imec各顯Chiplet技術身手

作者 : Don Scansen,EE Times專欄作者

系統級單晶片(SoC)的功能整合由IP區塊轉向一個個實體小晶片(Chiplet)的技術,是近來被熱烈討論的話題;而從剛落幕不久的2021年度(以虛擬形式舉行)的國際固態電路會議(ISSCC)上有一整場論壇聚焦於Chiplet,更可以看出這種新設計典範受重視的程度。

【接續前文】:Chiplet怎麼「玩」?AMD分享經驗

除非擁有一個完整且開放的生態系統,Chiplet仍然只會是少數頂尖晶片大廠會採用的解決方案,而晶圓代工業者將扮演一個關鍵角色;對此台積電(TSMC) Pathfinding for System Integration副總經理暨卓越科技院士余振華(Douglas Yu),在2021年國際固態電路會議(ISSCC)的Chiplet論壇上分享了台積電的規劃。

台積電是從「後摩爾定律」(More Moore,MM)與「超越摩爾定律」(More than Moore,MtM)兩個面向來推動尖端半導體製程的演進。在MM的部份,余振華的簡報提及數個Chiplet方法的關鍵驅動力,如高性能運算(HPC)晶片的尺寸,與數位邏輯不同步的I/O微縮,以及重複使用IP以加速產品上市時程。最後一點尤其重要,將眾多功能劃分為不同的小晶片(即Chiplet),能讓專屬的設計團隊維持自己的最佳開發進度。

 

台積電從三個方向維持半導體技術創新,理想的模式是同步進行並相互合作。

(圖片來源:ISSCC 2021)

 

不過Chiplet的焦點在於MtM。台積電積極投入高階封裝技術已有好一段時間,其扇出式晶圓級封裝(InFO),在2016年獲得蘋果(Apple)的A10應用處理器採用,成為顛覆手機晶片的技術。台積電將前段製程3D (即SoIC矽堆疊技術)與後段製程3D (InFo與CoWoS等先進封裝技術)整合在新命名的「3DFabric」平台之下。

 

台積電的SoIC提供互連性能更佳的晶片3D堆疊方法。

(圖片來源:ISSCC 2021)

 

台積電並在Chiplet論壇提出針對未來晶片3D整合趨勢的「3D ID」(3D interconnect density)定律,也就是SiP系統中,晶片間水平連線最高密度x垂直連線最高密度的3D晶片互連密度,會以每兩年增加兩倍的速度演進。(更多相關內容請參考:微縮、封裝並進 台積電突破技術極限)

 

台積電的3DID定律。

(圖片來源:ISSCC 2021)

 

來自研究機構imec的觀點

考量到台積電在簡報中提到的晶片互連密度(3DID定律),值得更近一步檢視能快速預測技術進展的一些研發成就。在3D IC領域的知名研究者,比利時研究機構imec資深研究員暨研發副總裁,以及3D系統整合技術專案總監Eric Beyne在ISSCC 2021深入探討了將在未來3D整合領域扮演決定性角色的技術。

 

imec的3D互連技術藍圖。

(圖片來源:ISSCC 2021)

 

在3D互連技術方面,3D互連覆蓋的範圍從1毫米(mm)以下的堆疊封裝──如POP (package-on-package)──到100奈米(nm)以下採用電晶體堆疊的真正3D IC。在後者,互連密度超越108/mm2,換句話說,今日採用的典型製造技術還有許多可以進步的空間。以imec的觀點來看,晶片3D整合有以下三大關鍵元素:

  • 矽穿孔(Through-silicon-via,TSV);
  • 裸晶(die)對裸晶、裸晶對晶圓堆疊與互連;
  • 晶圓對晶圓鍵合(bonding)與互連技術。

Beyne指出,研究結果展現了TSV微縮的良好前景,不過商業產品中的通孔(via)仍維持靜態,問題在於「互連間隙」(interconnect gap)。微凸塊(microbump,μbump)還未能達到充分利用TSV的程度,有必要進行更積極的微縮。

 

imec表示,微凸塊需要非常積極的微縮才能跟上TSV的密度。

(圖片來源:ISSCC 2021)

 

imec的團隊正在努力改善微凸塊的密度,Beyne展示了透過熱壓鍵合(thermocompression bonding)將銲錫凸塊間距縮小至7微米(μm)以下。掃描電子顯微鏡(SEM)顯示了一個堆疊4顆裸晶、7μm 間距的TSV凸塊/互連範例,顯然imec希望產業界了解其機會所在,以及需要讓微凸塊能跟上TSV技術的發展速度。

 

編譯:Judith Cheng

(參考原文:AMD, TSMC & Imec Show Their Chiplet Playbooks at ISSCC,By Don Scansen)

 

 

 

 

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