1999年，「國際半導體技術藍圖」(The International Technology Roadmap for Semiconductor，ITRS)首次發表，這是一份由來自美國、日本、韓國、歐洲與台灣五個區域半導體產業組織的代表──涵蓋IC產業設計、製造、設備與材料等各部門業者，還有學術研究機構共900位成員──的共同智慧結晶，以15年為一個預測時間跨度，描繪出半導體科技的演進趨勢藍圖，詳列半導體元件在每一代製程節點的尺寸、電氣特性等等參數規格以及製造成本，以作為整體半導體產業生態鏈的參考依據與技術發展的進度目標。

從ITRS到IRDS

第一版ITRS問世當下的最先進量產製程節點是180奈米(nanometer/nm)──0.18微米(micron/µm)，在那個時候，個人電腦(PC)仍處於鼎盛時期，人們開始享受遨遊網際網路的樂趣、習慣有疑難就Google解惑；行動通訊技術發展至2G、手機(當然是功能型)成為多數人不離身的電子裝置…緊接著21世紀來臨，為跟上摩爾定律(Moore’s Law)每兩年電晶體密度加倍的速度，ITRS陸續加入了應變矽(strained silicon)、高介電(High-K)/金屬閘極材料，以及多閘極/3D結構電晶體等方法，半導體製程穩步朝著130奈米、90奈米、65奈米、45奈米、32奈米、22奈米、14奈米前進。

在1999到2014的15年之間，我們看到了Apple iPhone、各廠牌Android平台系列智慧型手機的陸續問世開啟了繽紛的行動運算時代，多核心處理器成為主流，多彩多姿的物聯網(IoT)相關應用崛起…因應以上變化並繼續實現於單一元件結合更多電晶體/功能的目標，半導體業者除了透過微影技術的改善(193奈米浸潤式微影)，以及採用多層光罩、多次曝光的多重圖形(multi-patterning)技術，努力將製程節點推進10奈米以下；此外以系統級封裝(SiP)或2.5D、3D IC方法將同質/異質晶片整合堆疊的技術也逐漸成為更具成本效益的解方。

有鑑於應用的多元化與複雜程度的提高，微電子技術演進不再僅限於半導體CMOS製程本身，產業生態系統也在持續擴大，ITRS在2014年正式宣佈邁入2.0版，除了將系統整合、異質整合概念納入，也將2005年首度提出的「More Moore」(即持續以製程微縮延續摩爾定律生命)、「More than Moore」(CMOS製程之外其他多樣化元件如感測器、微機電系統、光電元件以及生物晶片的技術發展)列為討論重點，還有對「Beyond CMOS」，也就是並非以MOS電晶體為基礎的新元件技術探索，像是自旋電子與磁性元件。

半導體製程從「More Moore」、「More than Moore」與「Beyond CMOS」三個方向尋找突破極限的出路。

(圖片來源：ITRS，2005)

ITRS 2.0版透露了一個主要趨勢：隨著以CMOS為核心的半導體製造逐漸接近其物理極限，技術研發必須要將其他跨學科領域的知識納入，才有可能激發創新，找到突破半導體製程極限(或者是繞過極限另闢蹊徑)的方法。這意味著由來自五個地區半導體產業領域成員主導訂定的ITRS已經完成了階段性的任務，接下來的技術進程需要一個橫跨更多學科領域的世界級組織繼續推動；因此在2016年，「國際元件暨系統技術藍圖」(International Roadmap for Devices and Systems，IRDS)在IEEE的贊助下啟動，並於2017年推出首版IRDS白皮書。

做為ITRS的後繼，IRDS同樣以15年為一個時間跨度，定義通用元件與系統的需求、挑戰、潛在解決方案以及創新機會，原則上是每兩年更新一版(或依據實際情況也可能每年更新)。如同IEEE在IRDS官網所明示，技術藍圖從ITRS到IRDS的轉變與演進，代表將技術發展焦點更集中於系統，並且關注跳脫傳統元件、電路、邏輯閘、功能區塊與系統典範的架構與應用。

2020年版IRDS

IRDS延續ITRS的傳統設置關注不同技術領域的國際焦點小組(International Focus Teams，IFT)，每個IFT所負責的領域就構成了IRDS白皮書的完整章節。目前IRDS已經更新至2020年版，共有13個IFT，分別為：

1. 應用基準(Application Benchmarking，AB)

關注數個對微電子技術發展方向(例如對CPU算力與記憶體頻寬之要求)具影響力的應用程式類別。2020年版IRDS聚焦的應用軟體包括大數據分析、人工智慧(AI)、離散事件模擬(Discrete Event Simulation)、實體系統模擬(Physical System Simulation)、最佳化工具(Optimization)、繪圖與虛擬/擴增實境(GPU/VR/AR)，以及密碼編解碼(Cryptographic codec)。

2. 系統與架構(Systems and Architectures，SA)

SA小組根據AB焦點小組關注的應用程式，建立由上至下、由系統驅動的半導體技術藍圖框架。2020年版IRDS聚焦四種系統架構：邊緣IoT裝置、網宇實體系統(Cyber-physical systems，如車輛與工控系統)、行動裝置(以智慧型手機為代表)，以及雲端系統。

3. 系統外部連結(Outside Systems Connectivity，OSC)

OSC小組關注的是萬物聯網對相關技術的需求與差距，涵蓋從個人連網裝置、家庭連網裝置，以及工業、車輛、航太設備連網應用之有線/無線技術，還有電信骨幹網路與資料中心應用的光纖網路相關技術。

4. 後摩爾定律技術(More Moore，MM)

MM小組關注的就是延續摩爾定律生命、具成本效益的半導體製程微縮方法(包含邏輯元件與記憶體)，包括3D電晶體架構(FinFET，GAA)、極紫外光(EUV)微影技術，以及設計-技術協同最佳化(Design & Technology Co-Optimization，DTCO)等方法的運用。這我們在稍後的文章中再談。

5. 超越摩爾定律(More than Moore，MtM)

對許多諸如物聯網、穿戴式裝置等新興應用來說，製程進一步微縮或許並不是它們的需求重點，而是結合感測器、能量採集技術、軟性電子…等等異質技術(以SiP或SoC形式整合)的解決方案，在實現功能的多元化同時，也講究超低功耗、小型化與佩帶舒適性等等要素。這就是MtM小組的關注重點。

6. 微影技術(Lithography，L)

這個焦點小組關注的是圖形化(patterning)技術在高性能邏輯元件與DRAM、快閃記憶體元件製造上的實現；EUV已經實現量產，不過基於良率與成本考量，在7奈米與5奈米仍是與ArF浸潤式微影相互搭配使用。未來EUV朝雙重/多重圖形發展，以及其解析度的進一步提升、更具效率的光源等等技術挑戰，也是L小組關注的重點。

7. 封裝整合(Packaging Integration，PI)

無論是整合同質晶片或異質晶片、是2.5D或3D，所有先進封裝技術都是PI小組關注的焦點；包括扇出式晶圓級封裝(FO WLP)、以矽穿孔(TSV)技術實現的晶片堆疊，還有實現複雜SoC的當紅Chiplet技術。

8. 良率提升(Yield Enhancement，YE)

隨著半導體製程節點朝個位數奈米前進，元件對污染與缺陷的容忍程度也越低；YE小組的關注焦點在於半導體元件缺陷檢測、晶圓廠生產線污染控制、材料純化等等技術，還有先進封裝元件與3D IC所需的良率管理方案。

9. 度量(Metrology，M)

量測技術在半導體製程的演進過程中扮演著關鍵性的角色，而當半導體元件邁向5奈米以下節點、3D電晶體結構、多重曝光…以及新興感測器、新材料的崛起，各製程步驟的量測方案也需要跟上腳步持續演進。

10. 工廠整合(Factory Integration，FI)

FI小組關注的是半導體元件製造廠房生產線高效率、穩定、安全的日常運作，包括廠房基礎設施、製造設備、材料輸送系統、控制系統，以及智慧製造方案、安全措施等等。

11. 超越CMOS (Beyond CMOS，BC)

如前面提到過的，延續自ITRS 2.0的BC小組所關注的是非CMOS元件技術的發展(如新興記憶體、自旋電子、磁性電子)，以及可替代矽的新材料(如碳奈米管、奈米線、奈米薄片、2D材料、超導體…)。其中大多數都是仍在初期階段的前瞻性研究，卻有可能成為未來主宰電子系統的技術；這我們也在稍後的文章中再詳談。

12. 低溫電子與量子資訊處理(Cryogenic Electronics and Quantum Information Processing，CEQIP)

CEQIP是在2018年版的IRDS首度納入的焦點小組，聚焦於採用(超導體/半導體)新材料、運作於−150 °C (123.15K)的低溫電子元件，以及這類元件可實現的量子運算應用。

13. 環境、安全、健康與永續性(Environment, Safety, Health, and Sustainability，ESH/S)

著重於關注半導體/微電子元件製造過程中的能源(包括水資源與電力)利用效益，以及廠房基礎設施對所在地環境永續性、生產現場從業人員安全性的保障，還有產業生態系在相關議題上的合作。ESH/S小組會需要從其他小組了解製程與材料的最新發展，以從全面性的角度考量相關策略。

IRDS對2020~2034年的CMOS半導體製程技術發展時程預測。

(圖片來源：IRDS 2020，IEEE)

從IRDS可以看出，半導體技術的發展脈絡與未來方向不僅會受到IoT、AI、5G…等等新興應用的系統架構影響，摩爾定律的延續不再只靠CMOS製程微縮挑大樑，先進封裝技術為晶片整合帶來了全新的視野；而業界已經開始著眼於CMOS之外的技術發展方向，我們可以期待在將來出現打破現有規則與元件結構的顛覆性成果。

打破「典範」的革命性創新

而儘管有許多前瞻性的研發仍剛起步，在以上的「More Moore」與「Beyond CMOS」兩個發展領域中，已經可以看到一些突破性的技術創新。

「由下而上」的製程微縮方法

半導體元件持續挑戰5奈米以下節點的微縮，除了EUV、多重圖形等「由上往下」的微影技術運用，有鑑於相關方案的高成本與風險，業界也開始利用透過原子層沉積(atomic layer deposition，ALD)技術實現的區域選擇性沉積(area-selective deposition，ASD)等所謂「由下而上」(bottom-up)的解決方案。

沉積製程是半導體業界發展了數十年的成熟步驟，ALD能在晶圓表面形成僅單原子厚度的薄膜，而ASD的概念則是更進一步讓沉積的材料「降落」在特定的晶圓表面區域，以形成電路圖案；這類技術被視為在5奈米以下節點減少昂貴、高風險「由上而下」微影/蝕刻步驟的理想解決方案。在2020年，半導體設備大廠美商應用材料美商應用材料(Applied Materials)發表了選擇性鎢(Selective Tungsten)新製程技術，就是號稱有助於5奈米甚至3奈米以下製程微縮的突破性ASD方案。

鎢因其低電阻係數成為觸點用金屬的首選，然而傳統上都是以多層方式進行電晶體觸點製作──首先是利用化學沉積(CVD)步驟在觸點孔洞中形成氮化鈦(titanium nitride，TiN)線性/阻障層(liner/barrier)，以及鎢成核層(nucleation layers)，再將鎢填充於剩餘的空間。氧化鈦阻障層可確保無缺陷均勻生長，讓鎢導體充分填充；中間需要鎢成核層的原因是鎢無法直接在氧化鈦上生長。然而這種方式不但步驟複雜，也可能導致鎢填充的缺陷(出現分層或縫隙)。

傳統由塊狀鎢與成核層、阻障(線性)層沉積而成的電晶體觸點。

(圖片來源：Applied Materials)

另一個問題是，7奈米製程技術的觸點通孔直徑只有20奈米，光是襯墊/阻障層與成核層形成的介電層就佔據了75%的通孔體積，只剩下25%供鎢使用，細薄的鎢線會產生高接觸電阻，嚴重影響晶片PPAC (功耗、性能、佔位面積與成本)表現與製程微縮效果。而應材新開發的系統能實現在電晶體的觸點通孔內進行鎢的選擇性沉積，消除線性/阻障層及成核層，如此整個通孔會充滿低電阻鎢，也突破後續PPAC的瓶頸。

當半導體製程前進至5奈米以下節點，EUV微影技術的高成本以及電路對缺陷的更高敏感度，使得ASD成為的理想「填洞」方案。而ASD是一種高度仰賴材料與化學專業的技術，要讓像是鎢等金屬材料順利並均勻地「降落」在晶圓表面特定區域，其基本原理是在那個「特定區域」採用能「吸附」或目標金屬的化學前驅物(precursor)，要實現高可靠度、具成本效益的解決方案，除了設備業者在技術上的不斷精進，與材料業者的合作也不可或缺。

擁有350年歷史的德國化學大廠默克(Merck)就在選擇性沉積製程所採用的創新材料上有獨到的成就，除了ASD使用的前驅物材料，該公司利用塊狀共聚合物(block copolymers，BCP)提供的定向自組裝(Directed Self-Assembly，DSA)解決方案，也被視為5奈米以下製程突破微縮瓶頸的一大助力。Merck資深副總裁冉紓睿(Dr. Surésh Rajaraman)在2020年度SEMICON Taiwan展會的「策略材料高峰論壇」上介紹以烷硫醇(Alkanethiol)化合物為基礎的自對準單分子層(Self-aligned Monolayer)材料，能選擇性地在例如銅等金屬表面上形成抗腐蝕層，在ASD步驟中發揮關鍵作用。

跳脫CMOS製程另闢蹊徑

然而無論是透過「由上而下」或「由下而上」的創新延續CMOS製程的微縮，此類技術仍然會達到再難以打破的物理屏障，特別是到了1奈米以下節點，打破現有元件架構、製程與材料「典範」(paradigm)勢在必行。此外隨著全新運算典範，以及大數據分析、IoT、AI、自駕車、超大規模運算…等等應用，帶來對電子元件的更高性能與效率需求，

在IRDS的「超越CMOS」(BC)焦點小組白皮書中，列出了五個關注項目：1. 新興記憶體元件(emerging memory devices)； 2. 新興邏輯與替代性資訊處理元件(emerging logic and alternative information processing devices)；3.新興元件-架構互動(emerging device-architecture interaction)；4. 支援後摩爾定律應用的超越CMOS元件(beyond-CMOS devices for More-than-Moore applications)；5. 新興材料整合(emerging materials integration)。

這些項目包含了具備長期潛力與一定技術成熟度的新興元件與運算架構，並為它們定義出進一步被產業採用所需克服的科學與技術挑戰(可接受的風險)。其中有一部分可透過異質整合拓展現有CMOS平台功能性的新技術，另一部分則是新資訊處理典範──例如類比運算、量子運算、隨機運算…──激發的全新元件技術。

儘管眾多這類「超越CMOS」的研發都還未走出實驗室，已有一些成果受到矚目；例如新竹陽明交通大學電子物理系教授張文豪以及台積電(TSMC)研發人員，在2020年曾共同發表在單原子厚度二維材料(2D material)的研發成果，實現以大面積晶圓尺寸生長單晶氮化硼(h-BN)的技術，會是未來CMOS製程走向終結之後，搭配石墨烯、二硫化鉬(MoS₂)等矽替代材料作為絕緣層的理想選擇。這類產學合作的研發成果，或許會成為加速讓這些新興技術邁入商業化階段的關鍵

還有台灣大學化學系教授陳俊顯與台東大學應用科學系教授陳以文，近日也發表了在單分子電子學(Single-molecule Electronics)領域的最新研發成果，提出採用雙金屬電極(bimetallic electrodes)的架構，相較於採用單一金屬元素的電極，電極表面與分子之間的能階匹配效果提升了30%~80%；這為未來實現單分子電子元件的理想邁進了一步。

台灣大學化學系教授陳俊顯與台東大學應用科學系教授陳以文的「雙金屬電極架構單分子接點」，為單分子電子元件的實現推進了一步。

(圖片來源：https://www.nature.com/articles/s41563-021-00928-1)

陳俊顯表示，單分子電子學的發展其實已有數十年歷史，其商業化的進程卻相對較為緩慢；主要的困難點在於材料還無法實現大量生產，以及單分子的奈米尺度帶來在量測上的挑戰，例如在以上的實驗中，電極與分子的相對尺寸被形容為「以101大樓當做叉子，叉起一顆乒乓球般大小的分子」，即時量測電性是極高難度的挑戰。而他認為，單分子電子元件距離商業化將會是很長的一段路，還需要來自跨領域不同專業學者專家與業界的共同合作。

結語

半導體技術發展數十年至今，如同台積電董事長劉德音在2021年國際固態電路會議(ISSCC)的開場演說中所言，它們「一開始掌握在少數人的手中，但最後仍是由眾人所享受」。在一場全球性疫情讓世界各地人們對電子技術依賴更深的此刻，其重要性更是不言可喻。

從ITRS、ITRS 2.0到最新的IRDS，我們已經看到一連串的創新突破製程瓶頸；這些技術都是背後無數來自學界、業界精英付出龐大努力的智慧結晶與合作成果。而隨著半導體製程依循摩爾定律的微縮挑戰越來越艱鉅，各種新興應用對電子技術帶來五花八門的需求，產業界各部門以及跨學科領域的更緊密合作，會是持續實現科技創新、造福全體人類的唯一途徑，而身在其中的我們將會親自參與、見證那些突破極限的時刻！

本文同步刊登於《電子工程專輯》雜誌2021年3月號

活動簡介

TAIPEI AMPA & Autotronics Taipei X Tech Taipei 2023「智慧領航車聯網技術論壇」邀請來自產業的代表業者與專家齊聚一堂，透過專題演講、現場應用展示以及互動論壇，深人交流智慧交通與車聯網的融合應用，基礎設施以及安全測試與標準化等主題，帶來一系列迎接車聯網時代必須掌握的最新技術與市場趨勢，協助工程師進一步探索充滿無限可能的智慧移動大未來。

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