無線通訊網路的設計通常側重考慮頻寬、工作頻率和延遲等因素。本文將著重介紹實現低延遲性能的設計考慮因素，特別是從裝置首次接收到訊號，到訊號到達其最終目的地之間的時間如何實現最小化。通常，這種功能性延遲對許多應用系統和使用者都非常關鍵，如電信營運商採用的低延遲通訊系統和應用，以及高頻交易(HFT)無線網路的使用者。

在訊號傳輸過程中，有很多地方都會發生延遲，從入射無線訊號與天線互動，直到訊號所包含的資訊可以被使用或到達接收器等。要計算延遲，有許多因素需要考慮，本文研究與軟體定義無線電(SDR)設置相關聯的延遲，該設置連接外部主機系統以運作額外的應用邏輯。因此，整個系統的總延遲可以是以下延遲之和：

• 無線電鏈群(Radio Chain Group)延遲
• 轉換器
• 傳輸層(位於轉換器和處理器之間)
• DSP/處理
• 板外網路層
• 應用層

系統的總延遲。

(來源：Per Vices)

無線電鏈

無線電鏈群延遲是訊號從RF輸入傳播到轉換器所花費的時間。造成延遲的因素有很多，包括天線與轉換器之間的佈線，以及PCB本身的走線延遲。延遲的大小取決於所用的電介質和導體的幾何形狀，並且與頻率有關，通常測得的延遲約為5~10ps/mm。一般來說，介電常數越高，傳播距離越長，群延遲就越大。在大型無線電鏈路上，甚至會表現為奈秒(ns)級的累積延遲。

除了傳播延遲，設計中的物理元件也影響群延遲。特別是濾波器、放大器和比較器，通常都會對設備造成額外的群延遲。一些要求苛刻的應用通常都要求測量或模擬整個無線電鏈群延遲，從而更好地瞭解延遲的來源。

整個無線電鏈的延遲通常為數百皮秒(ps)到數十奈秒不等，具體取決於設計和應用。

轉換器

訊號經過無線電鏈之後，下一步就到達轉換器。在這一步需要考慮類比採樣和數位轉換之間的時間。其中，在接收路徑上與類比數位轉換器(ADC)有關，在發送路徑與數位類比轉換器(DAC)有關。在這兩種情況下，類比採樣與其數位表達之間的延遲與許多因素相關，包括板載DSP (插值、通道化、濾波、上轉換或下轉換)，以及數位傳輸機制(平行LVDS或串列JESD204鏈路)。轉換器的複雜性增加，與之相關的延遲也會增加。選擇具有低延遲無線電轉換器，其關鍵是盡最大程度地減少DSP的使用，並通常著眼於高取樣速率和盡可能小的數位緩衝器。

傳輸層和DSP

在轉換器和主機應用之間，通常會用到FPGA或專用ASIC，以支援各種DSP和調變/解調變。這些元件通常包括影響延遲的多個過程，比如傳輸層緩衝、收發器/SerDes延遲、DSP、緩衝，以及成幀(framing)/解幀(deframing)。儘管這些過程對功能而言是必要的，但根據執行的DSP數量和額外的應用處理，延遲對整個系統的影響可能相當大。因此，需要將傳輸層視為不同的傳輸層部分(乙太網路、InfiniBand、PCIe、JESD204)進行檢查，並在元件和主機端採取不同的延遲與性能平衡方案。

傳輸層的選擇會影響應用端的延遲，因為易於在邏輯或硬體中實現的設計，可能會帶來軟體、可維護性或成本方面的複雜性，或者性能方面的折衷。因此，必須仔細審查不同標準的影響，才能最好地確定最佳的傳輸層實現。

有些應用對延遲非常敏感，這類應用的無線設計是一個挑戰，可能需要做很多折衷考慮。從PCB裸板所用的材料，到FPGA上實現DSP的複雜性，以及所用的網路層，所有這些都是設計要考慮的重要因素。幸運的是，這些折衷都可以量化，可以幫助確保在不犧牲其他性能要求的情況下，滿足系統的延遲要求。在嘗試設計新系統之前，先搜尋已商用的軟體定義無線電解決方案會非常有用。因為這些方案都經過精心設計，可以滿足各種應用的極低延遲要求。

無線系統整體架構。

(來源：Per Vices)

(參考原文：Low Latency Radio System Design Considerations，by Victor Wollesen)

本文同步刊登於《電子工程專輯》雜誌2021年4月號

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