「維度」將改寫晶片製造遊戲規則?

作者 : Don Scansen,EE Times專欄作者

在未來幾年,IC技術將發生很大的變化。設計和製造究竟將走向異質整合的3D IC還是開發新材料?未來使用2D電晶體似乎不可避免,但接下來呢?如果我們持續降低「維度」(D),那麼2D材料將微縮一個維度成為1D。其中一項技術預言就是1D碳奈米管電晶體(CNT),會是下一代半導體材料的未來?

在傳統的登納德縮放比例定律(Dennard scaling)大放異彩的日子裡,我們通常會想到平面電晶體。材料的規格被簡化為諸如薄層電阻(單位為Ω/sq)之類的東西。Dennard縮放比例定律對於元件的抽象概念都是二維(2D)的,而且大多數用於理解電路設計中MOSFET操作的假設和元件建模,也都盡可能地被簡化為使用對軸。

因此,我們可能已經將平面MOSFET視為2D電晶體了,至少在各種假設被打破且元件實體的複雜性顯現之前都是如此。

平面CMOS最終藉由英特爾(Intel)的三閘極(TriGate)和其他的鰭式場效電晶體(FinFET)轉向了三維(3D)——我們稱其為3D電晶體。

 

圖1:英特爾的原始3D FinFET。

(來源:英特爾)

 

但是,在技術發展過程中,術語必須經常性地調整或改變,也可能重複使用。我們仍繼續使用MOSFET一詞,儘管其中的「O」所代表的矽氧化層已被高K (high-K)絕緣層取代了。如今,「MISFET」一詞可能會更準確些,讀起來也比較容易,而且還有點像用來形容我們這一技術領域的工程師們(譯者註:即misfit一詞,這是作者的自嘲,形容不太合群、格格不入的「宅宅」)。

《自然》(Nature)期刊近期發表了一篇文章——「2D電晶體的前景與展望」(Promises and prospects of two-dimensional transistors),文中提供對於半導體技術未來發展的見解,並討論矽材料系統的產線終點。這並不是說FinFET的發展正在失去動能,儘管FinFET採用了某種環繞閘級(GAA),但也只是3nm製程之後的必經之路。

未來的元件將會變得更薄(單層或雙層),足以被視為2D。或許不用說都知道,像矽這樣的傳統3D半導體在此領域的表現不佳。

還有一類被稱為過渡金屬二硫族化物(TMD或TMCD)的材料,例如二硫化鉬(MoS2)、二硒化鉬(MoSe2)、二碲化鉬(MoTe2)、二硒化鎢(WSe2)和二硫化鎢(WS2)。

在《Nature》期刊這篇文章的主要作者是來自美國加州大學洛杉磯分校(UCLA)加州奈米系統研究所(California Nanosystems Institute)的Xiangfeng Duan,還有另一位作者,再加上中國湖南大學(Hunan University)和南韓三星電子技術學院(Samsung Advanced Institute of Technology,SAIT)的研究人員,他們共同探討了在未來的IC生產中,TMD材料被用於2D電晶體的潛力。

技術開發藍圖

上述《Nature》期刊文章是最新的,但先讓我們看看一些其他的資料。

針對未來的發展技術進行預測,比利時微電子研究中心(IMEC)是最好的機構之一。2020年12月舉行的國際電子元件會議(IEDM)從多個角度討論了微縮技術的未來,從材料討論到「拆解的晶片」(可能特意避免使用「chiplet」一詞)。

圖2:IMEC 通道電晶體。(來源:IEEE)

為了使標準單元邏輯將來微縮到4軌單元以下,IMEC寄望於基於2D材料的電晶體。其技術開發藍圖將2D電晶體定位在「1nm」技術及其後的技術中。該技術會出現在奈米薄片時代之後,以及針對4軌單元提出的「1.5nm」互補全包圍閘極堆疊奈米薄片場效應電晶體(CFET)之後。這顯示了在相當短的時間內(僅十年左右),技術將取得的進步。

我們可以說IMEC希望使用作為通道材料,這是極可能實現的,因為IMEC的一支團隊稱已在300mm晶圓產線上首次製造了這些2D MISFET。

2015年發佈的「國際半導體技術發展藍圖」(International Technology Roadmap for Semiconductors,ITRS)最後預測,到2021年,矽CMOS電晶體的電流最大只有約1,500µA/mm。《Nature》期刊引用了這篇文章,並重新預測了2021年的目標。圖3比較ITRS版以及最新的官方技術開發藍圖。

 

圖3:從塊體MOSFET到2D MISFET。

(來源:Nature)

 

ITRS已經被「國際元件與系統技術藍圖」(International Roadmap for Devices and Systems,IRDS)取代,該技術藍圖更全面地描繪了微電子技術的發展。舊版的ITRS團隊長期以來似乎一直在使產業保持在既有軌道上,但這並不表示不能對它進行調整以因應新的產業挑戰。

最新版IRDS在2020年發佈可謂相當及時。許多業界先進因為IRDS又重新聚在一起,因此還是業界熟悉的形式,但是對之前的工作組進行了一些調整。根據本文的目的,我們將對「後摩爾定律」(More Moore,MM)和「超越CMOS」(Beyond CMOS)的技術藍圖最感興趣。

查看最新的後摩爾定律來討論預測的結果是否正確,傳統CMOS的最大導通電流應略高於1,700µA/µm。如果使用之前的ITRS技術藍圖,新材料驅動的電流數字就更讓人滿意了,所以之前是低估了矽材料的實力。本文在此的目的是比較新型2D材料與常規技術,因此這個範圍足夠接近。

到目前為止,一切都還說得通,但我們還是要瞭解IRDS超越CMOS技術人員的想法。畢竟我們不想像從前的人一樣理所當然地認為地球是平的。

有些人已經預測到目前的技術會消逝,他們認為產業將在2028年左右向2D材料過渡,這也會是「1.5nm」節點的時間軸。

電流密度不會說謊

更具好奇心的人會讀完全文,並且從中受益,而不是只看到子標題就直接退出。

「2D transistor review」的作者提出,許多用於確定適用性或衡量新材料進度的度量標準可能會阻礙其發展。究其根本,還是性能決定一切,而不是看某些物理屬性是否能打破實驗室的世界紀錄。

對於實際應用中的微縮技術,要考慮的問題有功耗、性能、面積和成本(P-P-A-C)。只有在各種因素達到工程平衡的前提下,新的電晶體設計和材料才能投入量產。

衡量電晶體的性能指標是電流驅動能力。本文一開始也提到了這一點,稱其為導通電流。可能你也見過飽和驅動電流,它是以元件寬度為單位進行衡量的。許多讀者以後會更瞭解它(但也可能已經失去興趣)。其基準測量值為Ion,單位為µA/µm。

Duan和其他作者提到,其他常見指標,如遷移率(µ)和接觸電阻(Rc),可能無法說清問題。具體地說,這兩個資料點可能導致「模稜兩可甚至相互矛盾的結論」。研究人員列舉了一些報導,其中稱高遷移率或低接觸電阻並不能表明是高驅動電流。

重點是什麼?

《Nature》的這篇文章認為耗費精神在改善遷移率或接觸電阻幾乎沒有意義,這往往會使研究人員為了解釋電晶體達到的電流密度而迷失在元件建模中。Duan和其他作者希望使用同一個指標來比較2D電晶體與傳統技術,以衡量下一代的高性能產品。不過,2D電晶體目前得到的最佳數據是傳統矽電晶體的一半左右(或更少,具體取決於使用什麼TMD材料)。

潛力與挑戰

微縮矽通道的問題在於,隨著厚度的縮減(在當前的5nm技術以後,基體厚度將小於3nm),遷移率會迅速下降。因此,TMD 2D材料將比矽更具競爭優勢,能夠輕鬆在1nm厚度以下維持遷移率。

我們又在考慮遷移率了。奇怪吧?

先來看看矽。平心而論,這種半導體具有良好的特性。它的機制眾所周知,薄層中遷移率下降及其背後的原因大家都能接受。

人們對2D材料的認識還不夠全面。不過,隨著分層的厚度漸漸接近單原子厚度,遷移率的值卻保持不變,證明了人們對2D材料大致上理解。根據對研發的2D材料在未來技術節點中具備的優勢做出的物理解釋,有力地說明可以開發這樣的材料用於生產。

但是,在IRDS技術藍圖中提出的2028年這一日期到來之前,肯定仍然存在很多問題。

充份利用2D電晶體(最佳飽和驅動電流)取決於四個主要因素:原生材料特性、接觸電阻、半導體-電介質介面和散熱。

採用當前技術的電晶體利用重摻雜的源極和汲極區域,以便將接觸電阻降至最低。2D晶格不能使用這種方法,因為它只有一個原子那麼薄。新元件需要一種新方法。

現在已經提出了幾種新的接觸技術,也已展示了邊緣接觸法,包括既有潛力又有趣但還未經驗證的橫向金屬-半導體異質結構。

Duan及其同事認為另一種有趣的新技術最有希望——直接的van der Waals (vdW)觸點可提供乾淨的介面和可調諧的金屬半導體阻障層。《Nature》的另一篇線上文章­­——「2D材料與應用」(2D Materials and Applications)更詳細地介紹了vdW觸點。

當所設計的元件厚度大約為每層約一個至幾個原子時,設計的成功明顯依賴於是否選擇了合適的基底材料。熱性能是需要考慮的一個主要因素,氮化硼(BN)在這方面極具潛力,它還能提供較高的介面品質,這反過來有助於2D電晶體高K閘極電介質的整合。

 

圖4:理想2D MISFET的四個關鍵要素。

(來源:Nature)

 

儘管在關鍵領域已取得了很大的進步,但通道材料、觸點、電介質、熱介面和元件幾何結構仍未能達到同步最佳化。

要做的事還有很多,時間卻很緊迫。只有等到三星或台積電(TSMC)宣佈的那一天,才能真正知道誰是‘1.5nm’製程的最終贏家。值得一提的是, SAIT也為此做出了重大貢獻。

接下來,Duan及其他合著者研究了「從實驗室到代工廠的過渡」(lab-to-fab transition)。

儘管氮化硼已顯示出極其適用於生產300mm基底的特性,但在這此規模上沉積TMD大多數時候都會產生多晶而非所需的單晶材料。

許多2D材料與堆疊中相鄰層的黏合性較差,使其在加工過程中易於發生化學腐蝕,從而導致在製造過程之中或之後發生分層剝落和元件故障。

我們暫且把這個主要的絆腳石放在一邊。這些問題已經夠嚴重了,就沒必要再散佈悲觀情緒了。

代價幾何?

我們剛才提到台積電或三星將為未來新技術採用新材料或元件架構,目前雖然還不知道他們的計畫是什麼,但他們在製程整合方面的卓越表現可能會為2D電晶體的導入提供解答。

《Nature》文章的作者們意識到,2D電晶體需要「殺手級應用」才能投入生產。這是矽晶圓生產中現有業者和巨額投資的老話題了。作者承認,在可預見的將來,2D半導體不太可能完全取代矽。我不確定這裡「可預見的」含義是什麼,因為2028年轉眼就會到來。

相反地,他們爭辯說,如果無法擊敗他們,那就加入他們。

答案可能在於3D整合。相較於通常出現在「超越摩爾定律」(More than Moore)解決方案中的3D系統整合,這裡指的是真正的單晶片3D IC。

「由於2D電晶體本身具有自立性和無懸空鍵特性,因此非常適合多層整合。」採用2D元件的主要問題是基底,將它們堆疊在傳統的矽前端可望克服這一挑戰。

2D材料能夠在比矽前端更低的溫度下生產,而且可以採用目前的產線後端(BEOL)金屬化製程。除了能夠在同一晶圓基底上提供主動電路層堆疊​,整合到BEOL中還有另一個好處。就像IMEC所展示的  電晶體,2D通道的背閘功能可以直接整合至這一流程。

圖5:整合至標準金屬化製程的IMEC背閘2D電晶體。(圖片來源:IEEE)

2D技術另一種可能的應用是軟性電子元件。軟性元件通常採用有機半導體,其性能要低好幾個數量級。2D材料具有高性能和天生的靈活性,為「軟性、可折疊或適應不規則表面」的高速電路開啟了一連串的新應用可能。

儘管面臨挑戰,Duan和其他合著者認為,從理論上講,沒有任何障礙可以阻止積體電路電晶體在工業領域應用2D材料。

未來使用2D電晶體似乎是不可避免的。要是在幾年前,如此徹底的改變是無法想像的。快速瀏覽一下技術藍圖和所做的預測可以發現,在未來幾年中,積體電路技術將發生很大的變化。在這種情況下,不斷提及二碲化鉬這樣的材料似乎並不奇怪。

當然,總是會有些大事情超出人們的預期。接下來是什麼?如果我們持續降低「維度」(D),那麼2D將微縮至1D。其中一項技術預言就是1D的碳奈米管電晶體(CNT)。

可以說,變化將是半導體技術領域永恆的主題。

(參考原文:Chip Makers Must Learn New Ways to Play ‘D’,by Don Scansen)

本文同步刊登於EDN Taiwan 2021年5月號雜誌

 

 

 

 

 

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