Intel 10nm製程演進之謎
2021-05-18
作者
黃燁鋒
今年的第11代Core行動版都採用了Intel最新的10nm SuperFin製程，因此本文將談談10nm SuperFin，以及尚未到來的10nm Enhanced SuperFin…
近期，Intel發佈了第11代Core行動標壓版處理器Tiger Lake-H45，可謂在AMD面前真正揚眉吐氣了一番。今年的第11代Core行動版採用了Intel最新的10nm SuperFin製程，因此本文將談談10nm SuperFin，以及尚未到來的10nm Enhanced SuperFin。
先談談Intel 7nm製程
在2010年的投資者會議上，Intel預想10nm將在2015年到來，2017年就會進入7nm了。但現實是殘酷的，後來Intel修正了計畫，有份比較正式的修正版發展藍圖提到2018年14nm製程收尾，2019年進入10nm時代；並在隨後兩年更新10+和10++製程，2021年讓初代7nm製程與10nm++製程並存。Intel理想中對製程演進(亦稱為迭代)的節奏規劃很明瞭：每2~3年一代製程(一個節點)，且在這2~3年裡推製程改良，所以會有+和++。
現在我們知道，Intel還是過於樂觀了。即便是10nm製程，Intel也花了好大的力氣才使其在今年真正走向成熟——而且，嚴格來說10nm歷經了絕對不止兩代的更新；7nm的延後也已經眾所周知了。Intel的節點命名方式不像台積電和三星那麼激進(還有最近那個頗具三星特色的IBM 2nm…)。
舉例來說，Intel很早之前提過7nm製程實現的電晶體密度將是10nm的2倍，預計Intel 7nm製程的電晶體密度在202~250MTr/mm2 (Wikichip預計在237.18MTr/mm2)。作為比較，三星4nm (4LPE)電晶體密度最高預計也不過137MTr/mm2。當然也不要過度迷信電晶體密度這個數值，而且Intel到目前也沒怎麼提過自家7nm製程的技術細節。
上個月，Intel新上任的CEO Pat Gelsinger才提到，7nm將於今年第二季進入tape-in。tape-in和tape-out看起來似乎很像，但實際上這中間差了很長時間，處理器上的各部分IP都準備就緒，進行SoC等級驗證時就稱為tape-in。Intel的7nm晶片產品真正要等到2023年——這比起原計劃還是晚了相當多。
所以Intel選擇IDM 2.0計畫，也是順理成章。畢竟就算節點命名稱再怎麼保守，7nm與屆時競爭對手的3nm還是無法相提並論。
有關+/++和+++
Intel在14nm時代的+++符號，已經成為眾人調侃Intel的常規了。事實上，直到第11代Core桌上型電腦Rocket Lake-S處理器，製程都仍然是14nm。而且很多人可能不知道Intel 14nm節點是存在14++++版的，僅應用於Cooper Lake Xeon處理器。所以Intel 14nm前後有5代，而+符號有其傳統和意義。
上圖是Intel 2019年發佈的。這裡的N2021/N2023/N2025/N2027/N2029分別對應於7nm、5nm、3nm、2nm、1.4nm——具體的節點數字其實是當時ASML標註的，2029年1.4nm也頗符合2nm x0.7的節奏。
現在，眾所周知，Intel是無法依照這個節奏更新。不過代與代之間+和++的傳統不變(請注意圖中的10nm，有個+++)，而且當代節點在技術上會部分借鑒上一代的++節點相關最佳化技術。
題外話，這張圖中提到了backport (向前移植)。意思是指以某一個節點做晶片設計，但在製程延遲的情況下可考慮將其移植到舊版的++節點。其實前不久發佈的第11代Core桌上型Rocket Lake-S處理器就屬於這種情況，其CPU核心本質上是Sunny Cove——這原本是個10nm核心，但由於當時10nm無法完全滿足生產需求，加上桌上型處理器對功耗不是很敏感，故將該微架構遷移到了14nm節點(並改名叫Cypress Cove核心)。這種移植的工作量，理論上也不小。
對於晶圓廠而言，在同一代製程節點內週期性更新是個傳統。這類更新幅度有時並不大，名為BKM (best-known-method)。一般來說，BKM更新是電晶體庫層面的更新，比如FinFET電晶體的fin之間間距增大，電晶體庫也隨之增大，佈圖規劃(floorplan)可能重新設計。另外BKM也可能應用於金屬層。
BKM更新表現在市場宣傳中，在Intel這邊就常見增加+號的形式。台積電和三星對此都有各自的宣傳策略：以台積電7nm為例，其初代7nm叫做N7，改良版名為N7P，不同路線的第三代則名為N7+，同代路線中還有個N6；三星在這方面顯得比較「開朗」，比如三星7nm的7LPE，同代更新包括了6LPE、5LPE和4LPE，所以三星的4nm和7nm嚴格意義上都只是同代節點。
類似+、++這樣的更新，能夠實現頻率提升、能效提升之類的效果，雖然幅度可能並不大。在22nm節點以前，廠商對BKM更新不怎麼宣傳，那個年代在發生BKM更新後，晶圓廠通常是默默把更新加到現有設計中。
FinFET出現以後，製造成本在節點演進時劇增；摩爾定律減緩，BKM更新就成為重要的宣傳點，BKM的一些重要更新也成為產品演進的組成部分。加上Intel 10nm節點延後，這是14nm後面不斷出現加號的根本原因。因此，依照傳統，10nm節點出現+號也就十分稀鬆平常了。
Intel 10nm演進
一言蔽之，單就超高密度單元的電晶體密度而言，Intel 10nm與台積電7nm可認為是同代製程。不過Intel 10nm製程的成熟之路其實頗為崎嶇，真正應用Intel 10nm最早的產品是2017年初次亮相的Cannon Lake (以第8代Core的姿態出現)，但這個真正的初代10nm製程良率悲劇，導致Cannon Lake幾乎沒有規模量產，少量上市產品還遮罩了核心顯卡，CPU核心數也才2個。
所以實際上更多人知道的第10代Core Ice Lake應用的那個10nm，已經是Intel第二代10nm了，前期Intel有將其稱作10nm+的記錄。但2018年底的Architecture Day上，Intel默默把+號去掉，改稱為10nm。
就現在的市場宣傳來看，Intel幾乎不再提起Cannon Lake。所以當代Intel定義的初代10nm，始於第10代Core Ice Lake，而這個版本的10nm也應用到了實驗性質的LakeField和鎖定伺服器的Ice Lake-SP處理器上。
今年第11代Core Tiger Lake全面推向市場，實則已經屬於上述10nm製程的又一次演進(而且極有可能在此期間內還存在內部演進)。從增加+號直覺來看，在外人看來它應該屬於10nm++，或者第三代10nm。兩個加號也在2020年的一段時間內被Intel官方欽定過，不過對於10nm尾數的加號數量在這一時期也出現過混亂，無論是媒體還是Intel自己。
所以在去年的Intel Architecture Day上，Intel將應用於Tiger Lake的這一代10nm命名為10nm SuperFin (簡稱10SF)，算是對這次BKM更新技術特點的反映。這其實是個比較積極的訊號，起碼能停止製程的混亂稱謂。
Intel規劃中今年下半年要發佈的第12代Core Alder Lake (以及針對伺服器的Sapphire Rapids，還有獨立出來的Xe GPU)則將採用再次演進的10nm Enhanced SuperFin (10ESF)製程。如果回歸+號命名法，這理論上應該是10nm+++了。而「+++」三個加號倒與前面提到Intel 2019年公佈的那張發展藍圖契合了，即10nm本來就要歷經這個過程。
10nm SuperFin與Enhanced SuperFin
同代製程改良在很大程度上，就是技術提升可實現降本增效(編按：降低成本、增加效能的簡稱)。從Cannon Lake到如今的Tiger Lake，Intel的10nm走得著實不易。如果說Cannon Lake是失敗品的話，那麼被Intel定義為初代10nm的Ice Lake，其實在製程成熟度上也並不成功。
Ice Lake在筆記型電腦平台就只有低壓版Core。一方面第10代Core行動處理器相當罕見地出現了兩種版本——14nm和10nm( 雖然第8代也頗為奇葩)；另一方面，10nm版的第10代Core處理器CPU核心頻率只能達到4.0GHz附近——雖然架構使其IPC提升多達18%，但因頻率抵消了這部分提升，實際性能也就沒什麼看頭了，這其實都顯示Ice Lake時代的10nm略有點硬著頭皮上的意思。
不過在Intel對製程路線的常規規劃裡，製程的首次正經演進，本來就可能在性能方面不及上代的++製程。比如Intel早年發佈的上圖中，左邊這張圖的縱軸代表電晶體性能，規劃中的10nm初期其實就明顯不及14++，甚至10+也只是相對持平。
實際上，直到才發佈的Tiger Lake-H45，才能感覺出Intel 10nm可能真正走出了14nm的陰影，CPU的高頻、多核心，以及晶片週邊資源、產量都跟上了。從Cannon Lake至今，伴隨10nm走向成熟的，是Intel可能同時還在經歷歷史上最不如意的一段時間。
最後，看看10nm SuperFin究竟更新了些什麼。10nm SuperFin被稱作Intel歷史上同代節點加強幅度最大的一次，電晶體性能相較最初的10nm設計提升了17%~18%，可類比於初代14nm和14nm+++之間的關係。
10nm SuperFin更新了FinFET設計，以及一種新型的Super MIM (metal-insulator-metal)電容設計。新型的FinFET電晶體設計主要包含了三部分：
其一是源極、汲極晶體結構的磊晶生長得到加強，實現應力的增強、電阻的降低，自然就有更多的電流可以通過通道。其二，加強的源極、汲極結構，以及閘極製程改善，實現更高的通道遷移率，讓載流子以更快的速度行動。其三，gate pitch (閘極之間的間距)增加，針對有性能要求的部分提供更高的驅動電流。
Intel各代製程節點密度預估值(單位：百萬電晶體每平方毫米)。
有關其中的第三點，gate pitch增加從直覺上來看，應該會引起對應單元的電晶體密度下降。不過這一點其實也沒什麼好大驚小怪的。在14nm時代，14++的電晶體密度就低於14nm原本的製程，屬於常規操作(請注意：電晶體並非均勻分佈)。
金屬層部分也是更新的重點，在比較靠下方的金屬層，Intel導入一種新型的更薄的barrier阻隔層材料，使矽穿孔(TSV)的電阻降低30%。這項改進的本質，是加強金屬層之間的互連性能。
金屬互連的更高層，Intel採用一種新型的Super MIM電容。MIM是電路設計中一種常見的電容，由兩層金屬層外加中間High-k介電材料層構成，以較低的寄生效應提供較高的電容密度。
Intel宣稱，這種設計相比佔地面積相同的業界標準MIM電容，電容量增加5倍，實現電壓降低和性能提升。Intel強調，這是產業內的領先設計，通過新型High-k材料在< 0.1nm的薄層中沉積，在兩個或多種材料類型之間構成所謂的超晶格(superlattice)。
除了10nm SuperFin之外，前面也提到Intel規劃中還有個10nm Enhanced SuperFin。這次更新的詳情Intel預計會在今年下半年公開，先前Intel提到10nm Enhanced SuperFin對於資料中心會有特別的價值。下半年將要問世的第12代Core Alder Lake就會採用10nm Enhanced SuperFin製程。從之前的規劃來看，+++所要實現的應該是電晶體性能較大程度的提升。
就目前Intel製程規劃來看，其更新速度仍然不是特別樂觀。去年3月，Intel CFO George Davis在摩根士丹利分析師會議(Morgan Stanley Analyst Conference)上就提到暫時失去在晶片製程方面的優勢地位，並且到5nm時代才能重新回到統領地位。不幸的是，Intel此後很快宣佈7nm計畫再次延後，顯見回歸王者地位似乎正變得遙遙無期。
鑒於Intel極度依賴尖端製程——這一點和台積電和三星不太一樣，製程的落後導致企業內部發生震盪。因此，今年該公司宣佈IDM 2.0策略也在情理之中。IDM 2.0計畫主要包括1.仍堅持自主製造不動搖；2.與外部晶圓代工合作；3.自家晶圓代工提供更「認真的」代工服務。加上如今的x86陣營整體面臨前所未有的衝擊，擺在Intel現任CEO Pat Gelsinger面前的這條路，可比當年也相當不妙的Pentium 4時代要艱險多了。
本文原刊登於EE Times China網站
