那些仍在演進中的7nm和5nm製程
2021-06-28
作者
黃燁鋒
在3nm技術還沒有特別系統、通俗的呈現，也尚無晶片成品出現之前，可以來談談3nm之前主要尖端半導體製造廠的製程：其實也就是三星和台積電…
在3nm技術還沒有特別系統、通俗的呈現，也尚無晶片成品出現之前，可以來談談3nm之前主要尖端半導體製造廠的製造製程：其實也就是三星和台積電，畢竟對比台積電、三星5nm的英特爾(Intel) 7nm到現在也還沒影。尖端製程市場玩家減少，對探討這類話題也是有好處的。
恰好前不久台積電也在一年一度的Technology Symposium之上更新了接下來的製程規劃；三星先前也談到過3nm之前的製程路線。借此機會做個簡單的匯總，雖然可能在資訊呈現上會比較零散。
當代尖端製程技術更新
三星在IEDM 2020上提出從10nm到4nm這幾代製程節點性能、面積、功耗上的變化。這個比較是基於相同的處理器核心IP (Cortex-A75/A57)，雖然下面這張圖的柱狀條也存在不成比例的問題，不過從中還是能夠看出這些年半導體尖端製程的演進，每年製程演進平均讓性能提升了9.8%，CPU核心面積減少24%，功耗降低17%。這張圖或許也能作為產業進步的大方向來看。
首先來看看當代製程的一些改進，主要是現有7nm、5nm的技術更新。三星最新的路線圖跟2019年在三星SFF公開的那張有一些變化。以下這張圖中至少多出了3個新的製程節點，還有節點位置上的調整，比如說相對顯著的是4LPE/4nm，從原本從屬於7LPP同代演進，改為一次完整演進。
先前的製程中，從屬10LPE製程演進中，三星增加了一個8LPA。三星表示相比於8LPU，8LPA實現了10%的性能提升和15%的功耗縮減。另外，在7LPP製程以下多出5LPP，算是改進版的5nm節點，相比5LPE有5%的性能提升、10%的功耗縮減。新增的4LPP演進會在下文中提及。
回顧一下三星的5nm製程。之前的文章多次提過，台積電和三星在7nm之後的路線規劃存在較大差異。尤其台積電N5製程是屬於N7製程的完整演進，而三星的5LPE (和新增的5LPP)本質上屬於7LPP的同代製程演進，所以N5和5LPE的競技舞台其實還是有極大差異。
三星在用詞上一向都比較「考究」，完整製程演進叫innovation，而同代製程的BKM更新叫evolution——可能叫BKM更新有點不合適，畢竟5LPE相比7LPP實際的性能、效率、電晶體密度提升還是遠超一般的BKM更新的(0.75倍的邏輯電路面積縮減/10%性能提升/20%功耗下降)。
5LPE是去年下半年開始大規模量產，高通Snapdragon 888就是採用了該製程的代表性產品。一個家族內的製程演進通常也意味著可複用的IP，以及金屬層方面的一些最佳化措施、標準單元的小幅變化等——電晶體和SRAM單元基本保持一致。三星原本的路線是更早地在7nm製程上應用EUV技術，以及更早地在3nm製程上應用GAA電晶體，這些都是眾所周知的，所以5LPE成為其中的一個過渡產品。
總體上來看，5LPE和7LPP的電晶體是基本類似的，fin pitch (鰭間距)為27nm，gate pitch為54nm/60nm (針對不同性能和功耗需求的兩種單元)，gate length (閘極長度)也在8~10nm (以前所謂的幾nm製程指的就是這個位置的尺寸，不過現在幾nm製程的說法更具象徵意義，而不再指代任何實際的物理尺寸)。
從Wikichip最新的資料來看，5LPE和7LPP的SRAM儲存單元尺寸也基本差不多，包括針對高性能的單元大小是0.032μm2，高密度單元則為0.026μm2，和台積電N7製程基本處在同一水平線上，比N5製程還是有比較大的差距。不過三星也提到測試中，SRAM部分Vmin等參數表現有提升。
5LPE標準單元方面的變化先前的文章已經多有提及了，主要是引入了一種新的6T UHD單元，實現了更高的密度(超高密度)；而7.5T HP單元的基本情況不變。這裡就不再費筆墨贅述了。
提供一個有關5LPE製程改進的新資訊：7.5T HP和6T HD這兩種單元有著不同的gate pitch，所以gate之間的結構自然就有變化。S/D cavity (源/汲極腔)會存在差異，HD單元的這個腔會更深、更長，於是通道應力、寄生電容等都會有差別，這部分的變化對性能會有影響。這部分區域的Si與SiGe磊晶生長，對於減少寄生電阻、提升驅動電流比較關鍵；但也會增加gate和源極汲極之間的寄生電容從而在電路級別上對性能產生影響。
三星對此進行蝕刻製程上的提升，主要強調減少通道的電阻差異，使兩種標準單元得以匹配。對於gate pitch更大的HP單元而言，在通道電阻方面有大約20%的改進，βdc獲得較大提升；HD單元的源極汲極摻雜改進，在接觸電阻方面相比7nm分別有nFET 15%和pFET 25%的提升。如此一來兩種單元接觸電阻方面的偏差控制在了3%以內，據說先前7nm製程中兩種標準單元的偏差有10%。
總的來說，5LPE在nFET和pFET上都獲得了15%的βdc提升，對比相同的7nm HP單元βac提升超過10%。三星另外提到他們測試了採用7LPP和5LPE製程的相同設計的晶片，在相同IDDQ (靜止狀態下VDD供電的電流，即在一次開關完成後，下次開關之前的供電電流)之下，Vmin有10%的降低。
台積電這邊，這次Technology Symposium上提及的N7、N5的演進情況似乎沒有什麼太大變化，如上圖所示。N6同樣是其7nm家族的製程，相比N7+採用了更多的EUV微影層，這也不是新鮮事了。台積電也在會上提到，「2021年5G移動和AI加速器的增長下，N7仍然是供給的關鍵。」
N5家族同代演進中包含N5P、N4等。和N7時代的N7P一樣，N5P也屬於N5的性能增強版。台積電宣稱N5P能夠提升至多5%的頻率，或降低至多10%的功耗，在設計或IP的遷移上，從N5到N5P應該也會比較平順。
除此之外，針對製程，這次台積電更多著眼具體的應用，進行製程上的改進——某些製程的更新週期會相對比較久。不過這樣一來，可能本文有關製程更新的討論，與上述三星製程的討論就不在一個維度上了，比如說台積電這次提到針對射頻的製程改進，其實三星也有(如前不久三星比較高調地推了8nm RF製程，還為電晶體取了RFextremeFET的名字，著眼於5G市場)——只不過雙方公開的資訊是不對稱的，很難直接比較，所以也只能對雙方公開的資訊進行基本的羅列。
具體的應用上，首先是HPC性能需求，HPC應用方向比較關注供電電壓的overdrive，也就是高於標稱的製程VDD的需求。所以台積電預期會在今年第四季提供N7HPC，明年二季提供N5HPC製程，來支援overdrive，上圖是對應Ion和Ioff，N7HPC相比N7的變化。台積電上次專門針對HPC推製程是28nm時代的事情了，對應這兩個鎖定HPC應用的製程，台積電也會推SRAM IP設計。
對應的N5HPC也能提供更高的頻率，對於需要高頻的通用處理器也適用。
針對5G、Wi-Fi 6/6E、藍牙、雷達成像等市場需求，台積電也有對應的動作。N6RF是台積電在Symposium上特別提到的製程，上方的曲線圖是N6RF與N16FFC-RF的比較。這裡Ft (cutoff frequency，與元件通道長度成反比)和Fmax (maxium oscillation frequency，與Ft的平方根成正比)是兩個描述RF性能比較重要的指標。
汽車應用中有個N5A製程，把N5製程的特定產能用於汽車應用晶片市場，計畫明年第三季之前完成所需的認證。據說N5A延續了N5的性能、效率、邏輯密度，當前處在開發階段。
另外，會上也有公佈一些不屬於尖端製程上的改進。比如N28HPC+RF與N16FFC-RC製程的加強，比如gate寄生電阻方面的變化。針對LNA應用，台積電也對SOI 130nm和40nm製程的改進。針對IoT和邊緣應用，台積電也提供對ULP (超低功耗)與ULL (ultra-low leakage)靜態功耗有要求、針對帶電池設備要求的製程平台。
過渡至3nm之前的4nm
在三星的計畫表中，7nm和3nm之間的空檔是用6nm、5nm、4nm來填充。2019年的三星SFF論壇上，三星還是將6LPP、5LPE和4LPE都放在7LPP底下作為同代製程。但在IEDM 2020更新的路線圖上，橫向的innovation還是發生了變化，主要是4LPE獨立出來——起碼就這張圖來看，是成為一個完整演進的製程節點。
2019年公佈的三星foundry製程演進路線。
2020年公佈的三星foundry製程演進路線。
這一點可能是早前三星計畫之外的，畢竟7nm家族多出一個5LPP演進，4nm也多出4LPP演進——若加上之前的6LPP，感覺7nm這個節點延伸出了太多BKM更新。
不過其實這次的變動並不是行銷方式上的簡單變化，三星的4nm製程的確將發生電晶體間距、結構方面的變化。那麼將其放到橫向的innovation上，好像也沒什麼問題，4nm也因此將成為三星的最後一代FinFET電晶體製程。
規劃中4LPE的金屬層M1間距會從先前的40nm縮減至28nm——這個變化還是比較大，可能意味著這一層需要採用EUV雙重曝光。M3間距也從36nm縮減至32nm，4nm節點標準單元高度會縮減到200nm。Wikichip另外提供的數據稱，三星4nm製程的fin pitch會縮減4nm，達到25nm——不過這個消息並未得到確認。
基於此，Wikichip預計三星4nm製程200nm高的單元，電晶體密度大約在137MTr/mm2左右；對比於三星5nm節點電晶體密度約為127MTr/mm2。其實這個值仍然是低於台積電N5的HD單元(173MTr/mm2)。
值得一提的是，4LPE這一代製程演進多出了4LPP。三星表示4LPP相比4LPE會實現5%的性能提升和10%的功耗降低；並宣稱是「GAA之前，實現最佳PPA的第5代EUV節點」。
台積電N4製程原則上還是屬於N5製程的同代演進，和N5、N5P、N5HPC都屬於一個家族，也是以更好的PPA實現與N5設計規則的相容和設計的平滑遷移。
有關台積電N4的公開訊息也不多，透過BOEL的加強實現功耗、性能表現的加強；並藉由所謂的optical shrink來實現6%的die尺寸縮減——這個表達其實蠻模糊；使用和N5一樣的設計規則、設計基礎設施、SPCE模擬程式，以及IP。
N4也會用到更多的EUV層，減少所需的mask掩膜數量、製程步驟和成本。N4雖然不是什麼大版本演進，但據說對台積電而言也會是未來主流SoC的重要製造製程。台積電計畫N4在第三季實現風險生產，達成HVM會在今年末或明年初。
通往未來的3nm
3nm不是本文要談的重點，不過就像之前說的，3nm對於三星而言是個躍進的重點。因為三星在3nm節點上就要開始用GAA電晶體結構了，就像當年7LPP早於N7開始用EUV一樣，三星實際要在3nm上應用的是名為MBCFET的奈米片方案。
三星先前宣稱明年其3nm製程就能進入大規模量產，不過另外三星還在IEDM上更新了一組數字，即其3nm製程實現了相比7nm製程10~15%的速度提升和25~30%的功耗降低，請注意對比的是7nm製程。以這個數字來推算，可能最早的3nm GAA在表現上並不會太出色——演進製程弱於上代+++製程原本是Intel的傳統。而且這個數字也弱于三星在2019年提供的數字。
台積電的N3則明確仍是FinFET電晶體，預計量產是在明年的下半年，下個季度發佈v1.0 PDK，廣泛IP授權是明年第二/第三季。台積電提出的數字是N3相比N5實現了同功耗下10~15%的性能提升，同性能下25~30%的功耗降低，邏輯電路密度提升70%，SRAM密度提升20%，類比電路密度提升10%。不同單元庫的性能與面積效益提升如上圖。就這些數字來看，在3nm節點上，台積電的領先優勢仍然是相對明確。
本文原刊登於EE Times China網站
