Cadence與聯電合作開發22ULP與ULL 製程認證

作者 : Cadence

聯華電子宣佈Cadence最佳化的數位全流程已獲得聯華電子22奈米超低功耗(ULP)與22奈米超低漏電(ULL)製程技術認證,以加速消費、5G和汽車應用設計。

該流程結合了用於超低功耗設計的領先設計實現和簽核技術,協助共同客戶完成高品質的設計並實現更快的晶片設計定案(tapeout)流程。

Cadence數位全流程已針對聯電的22ULP與ULL製程技術進行最佳化,流程包括Innovus設計實現系統、Genus合成解決方案、Liberate元件庫特徵化解決方案、Quantus寄生效應萃取解決方案、Tempus時序簽核解決方案與物理驗證系統(PVS和LPA)。此支援22ULP與ULL設計的一些流程的關鍵功能如下:

  • 頂尖的設計實現和最佳化引擎:從RTL到GDSII完全整合的引擎,讓使用者能夠實現功耗、效能和面積(PPA)目標並縮短上市時間:
  • 最佳簽核收斂:Cadence提供唯一具有完全整合的佈局繞線、時序簽核、物理驗證和IR壓降/電源簽核功能的數位流程,以最少的迭代提供無與倫比的最終設計收斂,協助及時交付先進製程產品;
  • 低功耗標準元件庫開發和特徵化:聯電採用以Cadence Liberate元件庫特徵化解決方案套件為基礎的廣泛數位全流程方案,取代了既有的元件庫特徵化工具,實現先進時序和功耗分析、最佳化和簽核流程。

 

 

 

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