先進封裝：八仙過海各顯神通
2021-08-05
作者
邵樂峰
「典範轉移」(Paradigm Change)趨勢，其核心要義就是「封裝正從PCB向IC靠近」。一些新的技術與趨勢，例如異質整合與多Chiplets封裝、SiP取代SoC、TSV/FOWLP技術、2.5D/3D晶片堆疊，正成為「傳統封裝」與「先進封裝」的主要差異點。
出於物理極限和製造成本的原因，透過電晶體微縮製程以實現更高經濟價值的邏輯正逐漸變得不再有效。而早在1965年，Gordon Moore就在自己的一篇論文中預測，「事實證明，使用較小的功能模組(單獨封裝和互連)建構大型系統將更經濟。」
從技術發展角度來看，當製程節點從16/12nm向3nm、2nm演進，甚至跨過奈米門檻後，先進的邏輯技術能否繼續提供未來運算系統所需的能源效率，成為產業關心的重點。而從市場趨勢來看，過去十年中，資料運算量的發展超過了過去四十年的總和，雲運算、大數據分析、人工智慧(AI)、AI推斷、行動運算，甚至自動駕駛車都需要海量運算。
於是，一條不再是直線的IC技術發展路線，以及市場對創新解決方案的需求，將封裝，尤其是先進封裝技術，推向了創新的前端。
根據Yole Développement最新的資料，2020~2026年，先進封裝市場年複合成長率約為7.9%。到2025年，該市場營收就將突破420億美元，這幾乎是傳統封裝市場預期成長率(2.2%)的三倍。其中，2.5D/3D堆疊IC、嵌入式晶片封裝(Embedded Die，ED)和扇出型封裝(Fan-Out，FO)是成長最快的技術平台，年複合成長率分別為21%、18%和16%。
(來源：Yole Développement)
高速成長背後的「推手」
從發展必要性出發，先進封裝的優點是顯而易見的：
- 新的先進封裝可以跨過技術瓶頸。因為利用新節點生產，其光罩尺寸相關的設備需求不容易滿足，生產成本大幅提升，電晶體持續小型化的經濟效益不突出；
- 並非每個邏輯功能(IP)都需要相同的製程節點。所以透過小晶片(Chiplet)的形式，利用IP模組化方法設計新SiP，實現異質整合，會比SoC更有優勢；
- 傳統IC封裝設計週期長，需要預定義/固定的機械結構，解決熱、電、電磁的方法雖然較容易，但速度與運算效能不容易提升；
- 最新的2.5D/3D-IC、FOWLP封裝技術，正在進行的關於Chiplet標準交換格式的討論，如(AIB、BoW、HBM等)，都有助於下一代多晶片或異質整合(HI)設計所需的電路板設計開發，對於人才的招募與專業知識積累也較容易。
下圖呈現的是半導體封裝技術的「典範轉移」(Paradigm Change)趨勢，其核心要義就是「封裝正從PCB向IC靠近」。一些新的技術與趨勢，例如異質整合與多Chiplets封裝、SiP取代SoC、TSV/FOWLP技術、2.5D/3D晶片堆疊，正成為「傳統封裝」與「先進封裝」的主要差異點。
(來源：Cadence)
目前來看，一方面，在最新節點上設計SoC需要龐大的工程團隊，找齊所有必需的專家對系統和軟體公司來說並不容易；另一方面，並不是所有的應用都需要SoC晶片。以5G、汽車電子、物聯網設計中所需的類比/射頻部分為例，其所佔面積幾乎未受益於製程尺寸縮小，65nm似乎是最佳的製程節點。同時，USB/攝影鏡頭/乙太網路等功能都需要針對新製程節點重新設計。
不過，以上這些是從生產製造角度出發得出的觀察，先進封裝真正影響的，其實是設計者的思考模式與工作方法。原因有二，一是因為晶片代工廠(Foundry)與封裝測試廠(OSAT)都提供不同的先進封裝解決方案，用戶選擇更多；二是製造商各自都在推動不同的參考流程、製程設計套件(PDK)和組裝設計套件(ADK)供客戶選擇，產品開發週期與良率都有改善。
異質運算對先進封裝技術的推動同樣不可小覷。當前，要解決運算力成長問題，除了繼續透過CMOS微縮來提高密度之外，能夠將不同製程/架構、不同指令集、不同功能的硬體進行組合的異質運算，也已經成為解決運算力瓶頸的重要方式。而先進封裝的出現，不但能夠快速達到晶片需要的功耗、體積、性能的要求，降低成本，易於實現。同時，也能夠更好地提高晶片內整合密度，且靈活度高、發展空間大。
甚至可以這樣認為，極致的異質整合，就是將越來越小的IP和越來越小的區塊集合在一起，這就是封裝技術的未來趨勢。不過，儘管目前業內普遍使用「先進封裝」一詞來描述半導體產品從2D到3D發展，或者從單一晶片封裝到多個甚至多種晶片封裝在一起的狀態。但也有不少業內專家表示，「科學技術是持續進步的，所謂先進也是相對的，『先進封裝』與『傳統封裝』間是否存在一條明確的分界線尚難以確定，特別是對日新月異的半導體產業而言。」未來，隨著封裝技術的連續性演進，與之相配合的工具會變得更加複雜，需要整個生態系統一起朝前推進，一起高效的不斷優化，真正釋放「先進封裝」的性能。
亟待解決的技術挑戰
2.5D/3D封裝技術是「先進封裝」的核心，提升互連密度和採用Chiplet設計是兩條驅動「先進封裝」發展的技術路徑。儘管一些領先企業已經成功實現了3D Chiplet設計，但可以預見的是，在先進封裝的演進過程中，仍有大量亟待克服的挑戰。
宏觀來看，先進封裝未來面臨的挑戰應該與曾經在邏輯製程節點演進過程中遇到的挑戰類似，如何提升互連密度即為一例。眾所周知，目前的互連一般包括IC的片內互連和異質系統整合中的片外互連。在互連設計中，幾何尺寸(寬度、厚度、間距、長寬比、節距)、材料、製程控制和設計佈局都對互連功能、性能、功率效率、可靠性和製造良率至關重要，原料、生產設備、製程，以及EDA工具的研發配合等缺一不可。
至於未來趨勢，考慮到先進封裝的出現是為了提升系統性能，有效的把不同類型的晶片連在一起。因此，除了先進封裝技術自身不斷最佳化提升外，與晶圓製程、電路板技術和系統級產品的配合，甚至對整個產業生態環境，以及產業鏈的各環節都提出了要求，要在各自的技術反覆運算中開始考慮先進封裝的可能影響以及搭配使用，先進封裝的發展絕對需要全產業鏈的協同配合才能展現其最大的價值。
例如在設計層面，與傳統「Fabless設計-標準性能庫-晶圓代工-普通封裝」流程不同，未來功能多、體積小、能耗低裝置比拼的重點，是要有更好的組合能力，3D封裝顯然是提升產品附加值的首選方案。這樣，一些原來只在後端或是封裝階段才需要考量的指標，就要前移至前端設計中，一些原本清晰明確的工作流程可能會變得模糊。
(來源：Cadence)
其實，說到底，先進封裝是電子產品設計公司為了讓最終產品增加價值，並與競爭對手實現差異化以創造額外價值的手段。設計者如何選擇封裝解決方案取決於最終產品外形與成本因素，PPA (功耗、性能、單位面積成本)、生產製造、成本、良率、如何與市場需求掛鉤，是他們最為關注的技術演進方向。
因此，對物聯網、大數據和穿戴式裝置來說，由於更重視產品本身的性能、功耗、成本、小型化，所以會普遍選擇SiP、2.5D封裝；手機、車載解決方案需要大量運算力，也要考慮演進與上市時間，高密度的再分佈層(Re-Distribution Layer，RDL)與FOWLP是主流；人工智慧、HPC更考慮效能與堆疊RAM，2.5D/3D-IC技術更為適合。
先進封裝前進到了哪裡？
在先進封裝的市場爭奪中，OSAT企業、晶圓代工廠、IDM、Fabless、EDA工具廠商等都加入了其中，且斥資巨大。這些不同類型的企業對「先進封裝」概念的理解，以及由此產生的技術/產品佈局，存在著較大的差異性，大體上可分為兩類：
第一類是以OSAT、晶圓代工廠、IDM為代表。其中OSAT以基板或凸塊(Bump)為基礎發展靈活的多產品組合，並推動晶圓後續製程的線寬/線距持續演進；晶圓代工廠及IDM的優勢還是在於能提供完整的設計及晶圓製程以適配先進封裝。第二類是Fabless和EDA公司，他們均與封裝設計相關，EDA工具廠商的優勢在於提供更完整的設計流程、設計工具，方便Fabless更快的完成產品設計，縮短上市時間。
不過，儘管路徑不同，但他們對先進封裝的目標是一致的，都追求實現更小尺寸，更小的線寬、線距，為高性能產品提供出色的散熱性能。
目前來看，此輪「先進封裝」的主要投資都投向了晶圓代工廠與OSAT企業，意在解決製程設備與製程問題。雙方都有過往投資設備的優勢，不同之處在於晶圓代工廠從高精準度向下推進，OSAT企業則向整合度更高突破，誰能先一步完成資源整合，誰就能取得市場優勢。
那麼，來看看先進封裝前進到了哪裡？
- 長電科技
XDFOI系列是長電科技針對Chiplet異質整合應用推出的解決方案，包括2D/2.5D /3D Chiplet等，可靈活實現異質整合。相比2.5D TSV封裝，其具有更靈活的設計架構、更低的成本、更優化的性價比、更佳的可靠性，是一種適用於FPGA/CPU/GPU/AI/5G網路晶片等高端產品，量產專案和解決方案將於2022/2023年上市。
此外，受到TSV昂貴的成本和良率影響，長電科技還推出了無TSV扇出型晶圓級高密度封裝技術，使用Stacked VIA替代TSV。該技術可以實現多層RDL再佈線層，2/2um線寬間距，40um級窄凸塊互連，多層晶片疊加，整合高頻寬儲存、被動元件。未來，它還可以實現1/1um高密度的線寬間距以及20um極窄凸塊互連。
- 台積電
深耕封裝領域10年的台積電，主要以大尺寸的高性能晶圓級封裝2.5D CoWoS為起點，異質整合面積超過2,400mm2，功能包含邏輯電路，射頻電路及記憶體成品。而未來5~10年，台積電先進封裝技術演進將更多集中在3DFabric。
3DFabric包括前端TSMC-SoIC (系統整合晶片)，以及後端CoWoS (Chip Last)和InFo (Chip First)系列封裝技術，允許將高密度互連晶片整合到一塊封裝模組中，從而提高頻寬、縮短延遲和增加電源效率。客戶可以將邏輯設計的重點放在先進的半導體技術上，在更成熟、成本更低的半導體技術上重複使用過去的模組，如類比、IO、射頻等。
也就是說，過去IC發展以增加電晶體和多元件組合為SoC的方式，持續改善SoC的尺寸及性能。未來3D方案，則是以SoC為基礎形成SoC-SoC 3D整合，將以前用基板或者導線連接的製程，演進到使用晶圓等及的後段金屬連接，並提高連接密度及性能。
- 英特爾
英特爾的先進封裝技術路線圖覆蓋三大維度：功率效率、互連密度和可擴展性。
多區塊異質整合提升功率效率：單獨IP的異質整合能夠帶來更大量的更社區塊，它們可以大量重複使用，開發時間從單片式整合SoC的3~4年、多晶片2~3年縮短至1年，並且晶片缺陷率進一步降低。這樣一來，便於根據客戶的獨特需求客製產品，滿足產品快速的上市需求。
互連密度：當前的Foveros技術能實現的凸點間距為50微米，這將使每平方毫米有大約400個凸點。未來，英特爾希望能將凸點間距縮減到大約10微米，從而使凸點數量達到每平方毫米10,000個。這樣，就可以實現更小、更簡單的電路，更低的電容和功耗，而不必做扇入(fan-in)和扇出(fan-out)。
可擴展性：在這個維度上，ODI和CO-EMIB是兩大關鍵技術。英特爾建構高密度MCP的關鍵基礎技術包括EMIB (嵌入式多晶片互連橋接)2D封裝、Foveros 3D封裝和融合了2D/3D的Co-EMIB；ODI是英特爾全新的全方位互連技術，頂部晶片可以像EMIB技術與其他小晶片進行水平通訊，同時還可以像Foveros技術透過TSV與底部裸晶進行垂直通訊。
- Cadence
Cadence於1990年代初開始開發用於先進IC封裝的工具，從動態庫(On-the-fly library)和連接開發(Connectivity development)，到自動打線接合(Wire Bonding)和晶片堆疊(Chip-Stacking)，再到組裝設計套件(ADK)，並支持多個不同IC佈局並行協同設計和協同分析，都在幫助用戶在設計領先的多晶片封裝時提高生產力。
- TI
自從Jack Kilby發明IC以來，TI一直處於提供封裝解決方案的前列。從第一款自動焊線機以及非常早期的轉移模塑製程，到MicroSiP和HotRod封裝、銅線接合技術，配合率先開展的半導體小型化進程，使得半導體更加經濟實惠。未來，TI將把對封裝的創新持續應用於汽車、工業和個人消費電子應用領域，協助使用者開發出更小、更高整合度的晶片。
無法忽視的SiP
儘管先進封裝是當前的熱點領域，但SiP同樣熱度不減，讓人無法忽視。根據Yole Développement預測，SiP市場預計將從2020年的140億美元增加到2026年的190億美元。其中，針對運算和資料中心應用的高階SiP市場，年複合成長率可達9%，而行動電話的低階RF SiP市場，年複合成長率約為5%。
(來源：Yole Développement)
SiP是將多個元件(IC晶片、被動元件、感測器、記憶體等)整合到單個封裝中，從而創建一個可用於簡化設備設計並最佳化性能的子系統。從某種意義上來說，SiP可以被視為先進封裝的一個子集，當封裝中包含兩個或更多組件時，此時的封裝便是SiP，這與通常只具有一個半導體晶片(裸晶)的常見封裝不同。
透過整合度不斷提高，SiP可提供更高的功能密度、更高的性能和更低的成本，這意味著SiP在處理高度功能密集型應用方面具有獨特的作用，它提供的整合優勢有時值得付出成本、能夠應對系統的複雜性。
但SiP並不總是萬全的方法，因此經過精心構思的產品定義是SiP的第一個關鍵步驟。設計人員需要根據應用和系統需求，以及對設計、開發和製造複雜性的理解，在任何給定的SiP中包含適當的整合。換句話說，整合度過低會使其失去優勢，而無增益效果的整合也可能使產品變得不必要。
不過，想要保證良率、保證性能提高，就需要協同設計最佳化晶片整合與測試一體化。目前，國際上專門針對異質整合成立標準化委員會，制定了異質整合測試國際標準，旨在把測試和晶片高密度整合緊密結合在一起，形成完整的IC元件的晶片成品製造的關鍵製造製程。
本文原刊登於EE Times China網站
