推翻邏輯微縮道路上的「三座大山」

作者 : 邵樂峰,EE Times China

伴隨著電晶體大小不斷逼近原子的物理體積極限,電晶體設計、互連微縮、圖形化和設計-技術協同最佳化(DTCO)成為橫亙在邏輯微縮道路上的三座大山…

邏輯晶片是電子產品中主要的處理引擎,功耗和性能對其至關重要。以蘋果(Apple) A14晶片為例,這顆採用5nm節點製程的晶片,擁有約120億個電晶體和240億個電晶體觸點,7個閾值電壓的設計確保了產品的高性能、高可靠性和長續航能力。

 

圖1:蘋果A14晶片擁有約120億個電晶體和240億個電晶體觸點。

 

然而,伴隨著電晶體大小不斷逼近原子的物理體積極限,傳統摩爾定律下的2D微縮技術不再能同時改善晶片的功率、效能、單位面積成本和上市時間(PPACt),電晶體設計、互連微縮、圖形化和設計-技術協同最佳化(DTCO)成為橫亙在邏輯微縮道路上的三座大山。因此需要綜合地採用多種方法,更為確切地說,包括新的系統架構、新的3D結構、新型材料、縮小電晶體尺寸等新方法,以及能以新方式連接晶片的先進封裝方案。

電晶體設計

瞭解FinFET電晶體架構的人士都知道,FinFET包括三個主要模組:通道和淺溝槽隔離、高K金屬閘極(HKMG)和電晶體源極/汲極電阻。為了達到最佳性能,常常透過調整各種物理參數來提高電晶體的開關速度,例如鰭片高度、通道閘極長度、通道電子遷移率、開關時使用的閾值電壓和協助控制開關通斷狀態的閘極氧化物厚度等等。

 

圖2:FinFET的主要模組是通道和淺溝槽隔離(1)、高K金屬閘極(2)和電晶體源極/汲極電阻(3)。

 

在通道和淺溝槽隔離模組中,業界之前的做法是在多個技術節點上增加鰭片高度,並縮小鰭片寬度以提高速度。然而,由於需要放置在鰭片之間的隔離氧化物會引起應變,鰭片越高、越窄,在製造過程中就越容易彎曲。這種彎曲會導致反作用應變,進而降低電子遷移率並影響閾值電壓,由此增加電晶體的可變性。

 

圖3:隨著FinFET不斷擴容,形成電晶體閘極的鰭片變得越來越高、越來越窄,這使得它們在製造過程中變得更加脆弱、更加容易彎曲,因此降低了性能和功率效率。

 

而在金屬疊層非常複雜的HKMG模組中,包括介面層、高K層和金屬閘極層在內的疊層數量最多可達七層。其中,介面和高K兩層的微縮對於減少閘極氧化物至關重要,因為能否提高電晶體驅動電流將取決於此。但現實的問題是,由於14nm節點、介面和高K層的微縮速度與其他物理參數的微縮速度不同,就無法實現更高的電晶體驅動電流,因此需要能使介面和高K恢復同步微縮的創新方法。

 

圖4:高K金屬閘極疊層的橫截面。微縮介面和高K層對於減少閘極氧化層至關重要,而減少閘極氧化物會提高電晶體速度。

 

再來看看電晶體源極/汲極電阻模組。統計資料顯示,每次新的製程微縮可使每個節點的電晶體接觸面積減少了大約25%。面積越小,電阻就越大,金屬觸點和矽電晶體之間的介面電阻,以及源極和汲極區域內的外部電阻是主要貢獻因素。

 

圖5:電晶體接觸電阻的主要貢獻因素是金屬觸點和矽電晶體之間的介面電阻,以及源極和汲極區域內的外部電阻。

 

於是,業界正在迅速轉向採納一種稱為閘極全環(GAA)的新架構,其中矽鰭片方向旋轉,層層重疊。GAA電晶體透過取代基於微影和刻蝕的傳統控制方法,提供了一種解決鰭片可變性的新途徑。改用磊晶和選擇性去除可以極其精確地控制鰭片寬度,從性能角度來看,GAA架構可降低可變性,同時支持閘極長度微縮,將驅動電流增加10~15%,同時降低功耗。

 

圖6:在GAA電晶體架構中,FinFET基本上旋轉到側面,鰭片寬度控制的方法從微影和刻蝕變為磊晶和選擇性去除。

 

互連微縮

你可能有所不知,在蘋果A14晶片88mm2的面積中,堆疊了超過15層不同尺寸的金屬,銅互連線數量超過上百億條。如果放任自流,這些互連電阻的耗電量就將佔整個晶片的三分之一,並造成75%以上的阻容延遲,電晶體改進帶來的好處將會被完全抵消掉。因此,降低互連電阻成為提高整體元件性能的最佳方法。

但人們對「互連微縮」常見的一個誤解,是會想當然的認為,「既然電晶體性能隨著尺寸微縮而提高,那麼互連的金屬零件也理應如此。」但事實上,資料顯示,隨著電晶體尺寸的縮小,互連通孔的電阻值會增加10倍,這不僅會導致阻容延遲,降低性能,還會增加功耗。

 

圖7:互連通孔電阻隨著製程節點變小而升高,這會影響設備性能和功耗。

 

互連由兩個關鍵金屬零件組成:一是在同一元件層內傳輸電流的金屬線;二是在各元件層之間傳輸電流的金屬通孔。圖8展示了典型的銅互連結構中使用的三層薄膜:氮化鉭(TaN)阻擋層沉積在由介電材料製成的側壁上,附著力良好,可防止銅擴散到電介質中;之後,鈷(Co)基板層附著在氮化鉭勢壘(barrier,亦稱位壘)上,方便後續的銅填充;最後,銅利用「銅回流」製程沉積到剩餘體積中。

 

圖8:典型銅互連結構的三層薄膜:氮化鉭(白色)、鈷襯裡(藍色)和銅填充材料(橙色)。

 

這其中,氮化鉭/銅介面對通孔總電阻的影響最大,降低電阻的最佳方法是完全消除該介面,但這只能透過開發選擇性阻擋層沉積製程,例如採用全新的銅回流技術,或是採用新的向電晶體傳輸功率的方式,例如「埋入式電源軌」。

何謂「埋入式電源軌」?如圖9所示,在當前的設計架構中,每個邏輯晶片都由標準單元組成,標準單元是提供特定邏輯功能的電晶體和互連結構組。每個單元也都需要空間,用於容納訊號線,以及將電流從外部電源傳輸到電晶體的電源軌。但電源軌通常比最小的互連線大3倍,因此是影響單元尺寸的主要因素。

 

圖9:電源軌通常比最小的互連線大三倍,因此是影響單元尺寸的主要因素。

 

此外,在通往電晶體的途中,供電網路會穿過晶片的所有金屬層,而金屬層數量可以輕鬆達到12個或以上。這意味著,每通過一層,金屬電阻都會導致電源電壓顯著下降。目前來看,設計人員能夠承受大約10%的累積電壓損失,但由於電阻隨著每個節點的縮小而增加,如果沒有新架構,配電網路可能會消耗50%的輸入電源電壓。

而「埋入式電源軌」架構的設計思路是將電源從電晶體下方的矽晶片背面傳送到電晶體單元,從而帶來以下三大好處:1.將電壓損失降低多達7倍;2.允許電晶體單元面積微縮20~33%;3.為訊號線(也會因微縮而產生電阻)留出更多單元空間。

 

圖10:具有背面供電網路架構的新型埋入式電源軌,將配電網路移動到電晶體下方的矽晶片背面。採用這種架構,可以進一步微縮電晶體單元面積,允許訊號線保持較大尺寸,將電阻保持在較低水準。

 

圖形化和DTCO

眾所周知,邏輯元件由大量執行基本邏輯功能的獨立邏輯單元組成,每個單元都有幾個電晶體閘極,透過金屬線相互連接。從垂直方向上看,閘極之間相隔一定距離,稱之為「閘極觸點間距」;在水平方向上,金屬線將閘極相互連接,而金屬線之間的距離稱為「金屬線間距」。將這兩個間距相乘,就可以得出每個單元所佔的面積。

在以前,業內使用微影圖形成像來縮小這些單元,使閘極和佈線更薄、更細,使它們之間的距離更小,業內稱為「間距微縮」或「本徵微縮」,這種方式帶來了巨大收益。然而,隨著製程節點的不斷縮小,物理空間迅速消失,導致無法繼續將閘極和佈線拉得更近,同時,將電氣元件和結構放置在如此接近的位置也會導致訊號干擾,進而降低設備性能和功率特性。

而如果透過DTCO技術,就能在無需改變微影工序和間距的前提下降低面積成本。讓邏輯設計人員利用新的材料和材料工程技術發揮巧妙創意,可望在未來節點中提供越來越大的整體微縮優勢。

 

圖11:閘極觸點間距和金屬線間距是決定邏輯密度的關鍵參數。

 

可用「房間改造」的例子來解釋DTCO。簡單來說,就是在土地面積有限的情況下,不用刻意縮小臥室來為辦公室或遊戲室騰出空間,而是利用加蓋第二層樓或挖個地窖實現。當然,這可能需要額外的材料和工程,例如承重支撐材料以確保結構完整性,或者需要一些挖掘設備。

同樣的邏輯,透過DTCO,可以在邏輯單元中將電晶體觸點等關鍵元件從元件側面移動到主動區頂部,然後即可在更小的空間內放置更多特徵,這就是所謂的「主動閘極上接觸」。此外,「單擴散區切斷」也是邏輯晶片領域的最新發展成果之一,其中相鄰電晶體之間的雙絕緣結構被換作品質更高的單結構以節省空間。

 

圖12:利用協同最佳化化減少EUV曝光缺陷數量。

 

不過,隨著進一步微縮,另一個問題也日益凸顯,那就是EUV圖形化。如果能找到辦法克服這一問題,就可以繼續保持間距微縮的步伐。

理想狀態下,為了實現可靠性和良品率,同時改善功率、效能、單位面積成本(PPAC),需要保持邊緣平直、光滑。但實際上,每個特徵的邊緣都存在粗糙度和不均勻性。在以前,這不是什麼大問題,因為邊緣只佔特徵寬度的很小一部分,很大程度上可以忽略。然而,隨著繼續使用EUV進行微縮,邊緣最多可以佔線寬的30%,微影解析度和線邊緣粗糙度之間的取捨越來越重要。尤其是當增加多次圖形化步驟的數量時,取捨變得更加重要,因為多圖形化工序數量越多,對非均勻邊緣的負面影響就越大。

 

圖13:EUV圖形化的主要挑戰包括局部和跨晶圓臨界尺寸均勻性(CDU)、線邊緣粗糙度(LER)、開路和短路。

 

產業專家指出,「導致電氣問題的圖形化缺陷是採取這一路線所面臨的挑戰」。在某些位置,金屬線兩側的邊緣變化會產生極為細小的特徵,以至於形成「夾斷」,造成開路。而在其他位置,邊緣粗糙度會導致相鄰的線靠得太近,以至於相互接觸並造成短路。

總而言之,改進邏輯元件中的PPACt需要在電晶體、觸點和互連方面同時進行創新。雖然傳統方法日益趨於極限,但可透過新的材料和材料工程技術實現新的解決方案。

本文原刊登於EE Times China網站

 

 

 

 

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