創意電子GLink-3D DoD介面IP採用台積電製程

作者 : GUC

創意電子GLink-3D晶粒疊晶粒介面IP將採用台積電的5奈米和6奈米製程,以及3DFabric先進封裝技術…

創意電子(GUC)GLink-3D晶粒疊晶粒(Die-on-Die,DoD)介面IP將採用台積電的5奈米和6奈米製程,以及3DFabric先進封裝技術,為人工智慧(AI)、高效能運算(HPC)和網路(Networking)應用打造全方位3D解決方案。

人工智慧、高效能運算和網路應用對記憶體需求正在快速成長,而SRAM與邏輯單元的面積比率也與日俱增。從7奈米微縮至5奈米和3奈米製程節點時,邏輯單元的密度和效能均有所提升,但SRAM則變化不大。將SRAM與邏輯單元去整合化之後,就能在效率最高的製程節點上分別設計所需的SRAM和邏輯單元。

只要使用台積電的3DFabric封裝技術,即可在互連和I/O晶粒的上方或下方,堆疊多層CPU和SRAM(快取、封包緩衝區)晶粒。能夠實現這種可擴充的SRAM和模組化運算應用,靠的就是創意電子GLink-3D的高頻寬、低延遲、低功耗,以及3D堆疊晶粒之間的單點對多點介面。CPU、SRAM和I/O (SerDes、HBM、DDR)晶粒可分別在效率最高的製程節點中導入,只要堆疊組裝不同的晶粒組合,即可滿足不同市場區隔的需求。系統啟動時除了會識別已堆疊組裝的SRAM和CPU晶粒,同時也會分配每一晶粒ID,定義可用的記憶體空間和運算資源,並啟用與堆疊晶粒相連的單點對多點GLink-3D介面。

台積電的3DFabric SoIC平台技術可進一步提升連接效率,相較於同類最佳的2.5D介面GLink 2.0 (已於2020年12月設計定案),GLink-3D的頻寬密度提高6倍、延遲降低 6倍,功耗則降低2倍。多個3D堆疊晶粒可以透過GLink-2.5D互連並使用CoWoS和InFO_oS封裝技術,即可與HBM組裝在一起。

 

 

 

 

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