迎接「奈米片」電晶體新時代

作者 : Naoto Horiguchi,imec邏輯CMOS製程微縮專案總監

Samsung、Intel、台積電以及IBM等公司已經接受,從2022或2023年開始,勢必要將主力架構從FinFET逐漸轉移至類奈米片(nanosheet)的架構,才能邁入3奈米或2奈米晶片的世代。是什麼因素在背後推動這個歷史性的轉變?本文將為這個問題提供解答...

先進積體電路的發展正邁向一個轉捩點,晶片產業一向不急著發展能夠大量生產的新型電晶體架構,因為過程中除了需要龐大投資,勢必須面對許多新的挑戰。然而,三星(Samsung)、英特爾(Intel)、台積電(TSMC),以及IBM近日相繼公開發表新架構,顯示出轉變的時機已經到來。這些公司已經接受,從2022或2023年開始,勢必要將主力架構從FinFET逐漸轉移至類奈米片(nanosheet)的架構,才能邁入3奈米或2奈米晶片的世代。

是什麼因素在背後推動這個歷史性的轉變?本文將為這個問題提供解答,並介紹不同世代的奈米片架構類型,包括奈米片、叉型片(forksheet),以及CFET。我們將列舉各項類奈米片技術在未來的CMOS微縮中可以提供的增量效益,並討論幾項關鍵的製程步驟。

為什麼要從FinFET轉移至奈米片?

 

圖1:邏輯標準單元示意圖(CPP =閘間距,FP =鰭片間距,MP =金屬間距;Cell Height =每個單元的金屬線數×MP)

 

在邏輯CMOS製程的發展歷程中,半導體產業為了微縮邏輯標準單元(參考圖1)的尺寸費了很大的功夫。其中一個縮小標準單元高度──定義為每單元內金屬繞線(lines/tracks)的數量乘以金屬間距(metal pitch)──的方法是減少繞線。以FinFET來說,逐漸將每個標準單元內的鰭片(fin)數量從3個減少到2個,就可以降低每一代製程的單元高度。

3鰭和2鰭分別對應的是7.5T和6T標準單元;以6T為例,它代表的意思是在單元高度的範圍內可以容納6條金屬線。此趨勢最終會達到1鰭,實現5T標準單元。然而,這樣的演進需付出驅動電流與變異性的代價,為了彌補這兩個參數性能的退步,在單元高度微縮的過程中鰭片變得越來越高(參考圖2)。

 

圖2:在基於FinFET的架構下,標準單元微縮必須伴隨鰭數減少。製程每演進一個世代,鰭片就變得越高、越薄也越接近。這個演變降低了驅動電流強度並增加了變異性。

 

但是,在以5T FinFET為基礎的單鰭元件架構下,要持續提升驅動電流是極為困難的。這就是奈米片架構可發揮的地方,在只允許單一鰭片的標準單元下,透過垂直堆疊奈米片狀導電通道,可以實現更大的有效通道寬度。透過這種方式,奈米片結構可以在同樣的空間下,提供比鰭片更大的驅動電流──這是進一步微縮CMOS的關鍵。

奈米片架構也允許可變的元件寬度,使設計上具備更高的彈性:設計工程師現在可以在強化驅動電流以及減少單元尺寸和電容之間權衡(較小的通道寬度通常會減少奈米片之間的寄生電容)。奈米片架構和FinFET架構相比較的另一個顯著優勢,是其環繞式閘極(gate-all-around)結構──由於導電通道完全被高介電係數(high-k)/金屬閘極圍繞,因此可以實現更佳的通道閘極控制,並縮短通道長度。

關鍵功能區塊

從FinFET轉變到環繞式閘極奈米片電晶體的過程,就跟當初從平面MOSFET轉向FinFET時一樣,需要克服許多製程整合上的難題。幸運的是,奈米片基本上算是FinFET的自然演變,因此許多為FinFET開發和優化的製程模組可以重複使用,這無疑促進了奈米片被產業界採用。以下,我們列出了這兩種架構中相異的四個關鍵製程步驟,每個步驟需要特定的創新。

首先,奈米片架構採用了矽(Si)和矽鍺(SiGe)透過長晶形成的多層結構來定義元件通道。這種運用長晶材料定義通道的方式,以及兩種材料之間晶格不匹配的情況,都和傳統CMOS製程不同。在這個多層堆疊的結構中,SiGe被用作犧牲層(sacrifice layer),會在稍後替換金屬閘極製程步驟中的通道釋放(channel release)時移除。整個多層堆疊結構是以一個高深寬比鰭片的型態進行圖形化,因此要保留良好的奈米片形狀並不容易。

在2017年的IEDM大會上,imec提出了一個關鍵的優化方式:導入一個淺溝槽隔離層(STI)襯裡,並在STI製程步驟中透過低熱積存(thermal budget)抑制氧化引起的鰭片變形。這不僅能更有效控制奈米片形狀,也可以提高元件的DC (較大的驅動電流)和AC (固定功率下速度提升)性能;AC性能提升意味著能降低環狀振盪器電路的閘極延遲。以上論文發表是首個透過奈米片新製程打造的實際電路製作成果。

奈米片架構與FinFET不同的第二個地方,是需要一個內隔離層(inner spacer),即一個額外的介電質,將閘極與源極/汲極隔離以降低電容。在形成內隔離層的製程步驟中,會透過一種橫向蝕刻製程,使多層堆疊結構中的SiGe層外部凹陷,產生小空腔;這個小空腔需要使用介電質材料填充。內隔離層的整合是奈米片製程中最複雜的模組,需要高蝕刻選擇性(etch selectivity)和精確的橫向蝕刻控制;包括imec在內的全球數個研究團隊克服了內隔離層整合的挑戰。

第三是奈米片通道釋放,也就是奈米片互相分離的步驟;這是透過選擇性蝕刻多層架構中的SiGe來達成,需要支援高選擇性的蝕刻技術,理想情況下應儘量將奈米片間的Ge殘留物蝕刻,同時降低Si的粗糙度。此外,還必須避免細小的奈米片互相黏附。imec對不同蝕刻製程選項(包括乾式與濕式)進行了深度的研究,對於克服這些難題貢獻良多。

最後是替代金屬閘極(RMG)整合步驟,包含奈米片層之間和周圍功函數(work function)金屬的沉積和圖形化。2018年,imec團隊強調了可擴充功函數金屬的重要性,因為它能夠減少奈米片堆疊所佔用的垂直空間(參考圖3)。imec團隊展示將兩個垂直奈米片之間的間隔物從13nm減少到7nm,並將晶片的AC效能提升了10%,可見RMG微縮的重要性。

 

圖3:垂直堆疊環繞式閘極奈米片電晶體的最佳化:奈米片形狀控制(左);奈米片垂直空間縮減分離(右)

 

叉型片登場

要進一步提升DC性能,最直接有效的方法是擴大通道的有效寬度,但是這在傳統的奈米片架構下變得非常困難,主要是因為n型和p型元件需要較大的間隔,這使得在按比例微縮的單元高度上難以將奈米片的有效寬度擴大。這個空間被功函數金屬圖形化步驟中出現的橫向過蝕刻(lateral over-etch)所消耗,而叉型片(forksheet)元件架構可以解決這個難題。

 

圖4:TEM下的共同整合叉型與奈米片FET影像。針對叉型n-和p-FET,在17nm n-p空間下整合了一個雙功函數金屬閘極。

 

2017年(IEDM大會),imec首次公開提出將叉型片元件用於微縮SRAM,隨後(IEDM 2019)又將其用於邏輯標準單元。在此架構下,藉由在閘極圖形化前將介電牆導入n-和pMOS元件,可以成功將n-p的間距縮小;這個介電牆會在功函數金屬圖形化時做為蝕刻終止層,進而縮短n至p之間的間隔,如此一來,通道的有效寬度以及驅動電流(DC性能)可以進一步獲得改善。

另一個運用較小n、p間隔的方式,是不用於提升有效通道寬度,而是將標準單元的線高從5T微縮至4T。這樣子的演化必須輔以後段與中段製程的創新,並導入助力微縮的技術如埋入式電源軌,或自對準閘極接點(selfaligned gate contacts)。

根據軟體模擬預測,叉型片可以實現比奈米片高10%的AC性能。根據imec團隊解釋,此效能增加是源自於閘極和汲極的重疊縮小,進而減少(寄生)米勒電容。較小的米勒電容具備提升元件能源效率的潛能。

從製程的角度來看,叉型片架構是「基本」奈米片架構自然演化的結果,兩者的主要差異在於介電質牆的形成、經過改良的內隔離層、源極/汲極磊晶以及替換金屬閘極步驟。在2021年度的VLSI大會上,imec首次發表成功利用12吋晶圓叉型片製程整合的叉型片場效元件電氣數據(參考圖4)。雙功函數金屬閘極可以在n-和p-FET之間以17nm的間距整合,突顯了叉型片架構的主要優勢。

然而還有一個與靜電相關的顧慮。奈米片架構的環繞式閘極結構很大程度地改善了通道的靜電控制。叉型片的三閘架構在這方面似乎是走了退步,儘管如此,在上述實驗中,imec仍在22nm閘極長度找到了一個短通道控制(SSSAT = 66-68mV),成效可比擬同一片晶圓上共同整合的垂直堆疊環繞式閘極奈米片元件。

奈米片技術的最後一塊拼圖:CFET

要實現最大的有效通道寬度,最終的方案是互補式FET (Complementary FET,CFET)架構,參考圖5。CFET架構將n-和pMOS元件互相堆疊,使n、p之間的間隔轉移至垂直方向,去除了n、p間隔對單元高度的影響。如此一來,通道寬度可以再進一步擴大,或是運用多出來的空間,推動4T或更低的軌道高度。

軟體模擬顯示,CFET對於未來邏輯晶片與SRAM尺寸的微縮都有幫助。在CFET架構下,通道可以製成鰭片(n-fin on p-fin)或奈米片(n-sheet on p-sheet)的形式。奈米片形式的CFET使整個奈米片類型的元件架構更加完善,是最極致的CMOS元件架構。

 

圖5:從FinFET到CFET的電晶體結構演進過程。

 

從製程角度來看,由於nMOS-pMOS垂直堆疊,CFET的架構較為複雜。有兩種可能的垂直整合方式,分別是單片式(monolithic)和序列式(sequential),這兩種形式各有利弊,而imec的貢獻在於開發模組和整合步驟,以及量化每個製程流程的功率、效能與面積優勢和複雜性。

單片式CFET製程步驟是從底部通道的長晶開始,然後是中間犧牲層的沉積,最後是頂部通道的磊晶生長。當以奈米通道為目標時,起始的底部和頂部通道配置可以是Si鰭片或Si/SiGe多層堆疊的形式。無論何種形式,堆疊都會形成深寬比非常高的垂直結構,並為鰭片、閘極、隔離層,以及源/汲極觸點的圖形化帶來嚴重難題。例如在替換金屬閘極的整合步驟中,n和p需要不同的替代金屬閘極,使整個製程變得更加複雜。在2020年VLSI大會上,imec率先展示了透過優化關鍵模組步驟所實現的單片整合CFET架構。

序列式CFET製程步驟包含數個區塊。首先,處理底層元件至觸點的位置。下一步,使用介電對介電(dielectric-to-dielectric)晶圓鍵合技術,在此層上方透過晶圓轉移建立一個空白無圖形的半導體層。接著,整合頂層元件,連線頂部閘極和底部閘極。最後,經由中段製程和後段製程完成整個流程。

從整合的角度來看,序列式流程比單片式單純,因為底層和頂層元件都可以用傳統的二維方式單獨處理。序列整合流程的一個有限的優勢是可以靈活地針對n-和p-型元件整合不同的通道材料(例如Si用於nMOS,SiGe或Ge用於pMOS,或者最終採用二硫化鎢等2D材料),並藉此進一步提升效能。

做為一種新的製程方案,序列CFET也面臨了一些需要特別關注的難題。第一個難題是兩片晶圓間鍵合介電氧化物的厚度。如imec在2020年VLSI 中展示,過厚的氧化物會降低AC效能。另一方面,氧化物太薄有可能會產生鍵合缺陷(空隙)。Imec正在開發的薄型無空隙鍵合氧化物製程可以平衡這兩個問題。

序列CFET的第二個難題是晶圓轉移方法有熱預算限制。頂層製程的溫度必須降到500°C才能避免對底層元件造成不良影響。受到影響的包含閘堆疊的可靠性和摻雜劑的活化,兩者通常需要約900°C。

imec最近也針對這兩個問題提出了解決方案。首先,我們的團隊開發了兩種新方法,可在較低的製程溫度下維持好的閘堆疊可靠性:一是採用低溫氫電漿(low-temperature hydrogen plasma)處理法來鈍化矽氧化物夾層中的缺陷,二是將一個介面偶極(interface dipole)導入Si溝道和HfO2閘極電介質之間,以抵消HfO2缺陷態和電荷載流子導帶之間的能量。

此外imec還開發了一種創新的長晶製程,即使在低生長溫度下也能產生高度摻雜活化,而且p-和nMOS元件皆適用。無論是單片或序列式CFET整合方案,imec將繼續改善模組與整合步驟,為產業界推薦最佳選項。

結語

以上,我們回顧了在CMOS邏輯元件微縮的過程中導入類奈米片電晶體架構的主要優勢和挑戰。每一個由奈米片、叉型片,以及CFET推動的新世代製程,都伴隨著效能上的演進(藉由優化有效通道寬度),以及邏輯標準單元高度的進一步降低。

從製程的角度來看,奈米片架構可以視為FinFET架構的演化,然而每種不同的奈米片架構在整合上都有其獨特的難題。imec將持續探索與評估可行的解決方案。

 

本文同步刊登於《電子工程專輯》雜誌2021年10月號

責編:Judith Cheng

(參考原文:Entering the Nanosheet Transistor Era,By Naoto Horiguchi)

 

 

 

 

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