以新一代製程設備推進記憶體技術藍圖
2021-11-17
作者
Yang Pan、Samantha Tan與Richard Wise，Lam Research
3D NAND製程始於氧化物與氮化物薄膜的交替沉積，接著做硬遮罩沉積並在其上開孔，則垂直通道可被蝕刻出來。這就是高深寬比(HAR)蝕刻挑戰的起點...
隨著市場需求將記憶體技術推向更高密度與效能、新材料、3D堆疊、高深寬比(HAR)蝕刻和極紫外光(EUV)微影，半導體設備業者正積極探索在進行生產前的三至五年可能會遭遇的挑戰，以期為晶圓廠提供更具成本效益的解決方案。
增加堆疊層數，是提升3D NAND快閃記憶體儲存容量的一個途徑，但此舉會引起堆疊加高的重大挑戰。儘管最明顯的難題是結構穩定性，但增加層數代表得使用更深入的通道以存取每條字元線，與更加狹窄的狹縫溝槽(slit trenches)以阻絕和位元線相連的通道(圖1)。
圖1：由於3D NAND堆疊超過128層，造成堆疊高度將近7µm，所需的通道孔和狹縫轉變為具深高寬比(HAR)特徵。
高深寬比蝕刻挑戰
3D NAND製程始於氧化物與氮化物薄膜的交替沉積，接著做硬遮罩沉積並在其上開孔，則垂直通道可被蝕刻出來。這就是高深寬比(HAR)蝕刻挑戰的起點。隨著業界朝向128層甚至更多層發展，堆疊深度接近7µm，硬遮罩約為2~3µm，而通道孔深寬比則接近90至100。
之後，在挑戰於大量層數中構成狹縫之前，建立出圖1所示的「階梯」結構。進行硬遮罩層沉積、開孔圖形化、並執行單一步驟的蝕刻以形成穿過所有層的狹縫。最後，必須去除氮化物層，並產生鎢字元線。
為了讓高深寬比結構的反應離子蝕刻(RIE)發揮作用，離子和中性物質之間必須有協同作用。然而，在處理高深寬比結構時，協同作用會因受到數項機制所阻礙而容易耗失。
首先，高壓可能導致離子消散於電漿鞘中，並散佈離子能量或通常為非等向性的角度分布。所以，離子會錯過孔洞，或者以更大的角度入射法線，撞擊特徵的頂部或側壁。這種離子「遮蔽」造成離子-中性通量比偏離協同作用(圖2)。
圖2：離子與中子遮蔽及深長寬比取決與傳導，就如同離子角度分布，扮演著造成例如CD變化、不完全蝕刻、彎曲和扭曲等缺點的要角。
為了在高深寬的結構特徵下將離子往下推，可以將離子能量提高，但此舉會增加光罩消耗，反而又需要將光罩加厚或者改良硬遮罩材料。
除此之外，還有離子轟擊通道的側壁、會引起通道某些地方的關鍵尺寸(Critical dimension，CD) 大於所需尺寸的問題。當這個通道「彎曲」(圖2) 變得太大時，可能導致兩個孔洞連在一起。而另一個重大問題是沿著孔洞的「扭曲」，此現象係由起於RF電漿系統中高階失真之電荷效應導致離子角度分佈有些微的改變。
高深寬比蝕刻問題的解決方案
仔細觀察電漿系統就能找出解決方案，尤其是RF子系統。事實證明，只要降低頻率，使得加速通過高電壓鞘的離子傳送時間接近半週期，此時，施加的RF功率會得到離子能量。較低的頻率與較高的離子能量峰值會導致較小的離子角度散佈，令離子更可能到達HAR特徵峰值最大化的底部(圖3)。
圖3：降低電漿頻率會減少離子的散佈，提高其到達高深寬比特徵底部的可能性。
所以，硬體設計中的重大努力集中在採取較低頻率、較高功率以及較少的工作週期上。儘管改變了硬體設計，但要將一個深度達6.9µm的通道孔及多達128層或更多層的氧化物-氮化物-氧化物-氮化物(ONON)進行蝕刻，仍然是非常困難的。
為此，Lam Research正在嘗試不同的方法以達到所需的蝕刻深度，並已制定出一套方法，當中先以設定好例如5µm的蝕刻來蝕刻出通道孔，接著保護內墊沉澱在側壁上，以避免過度的側面蝕刻。在後續步驟中，一直不停將通道孔向下蝕刻至6.9µm的程度。
增加內墊能額外增多1µm的蝕刻而不會加大整個結構的關鍵尺寸。儘管這個製程仍需大幅優化，但測試展示出一條大有可為、能夠蝕刻出較小且較深孔洞的途徑。
圖形化挑戰與協同優化
邏輯與記憶體的圖形化，可能是晶片製造商成本裁減與效能改善優先次序清單中的最首要的項目。目前，都是要以最小的變化來將線寬縮減為較小的結構。邊緣放置誤差(Edge placement error，EPE)可測量出這項變化。
舉例而言，對齊孔洞會面臨到數個變化性挑戰，例如線邊緣粗糙度、曝光機覆蓋誤差以及關鍵尺寸變化，包括EUV曝光隨機誤差所引起的局部關鍵尺寸變化。元件的設計通常受限於變化的極端程度而非變化的方法。處理這些變化以調和最壞的情況方案，可能會佔用邏輯後端中50%的區域，並大幅增加製造成本。
透過製程間協作優化是控制變化的一個辦法，其通常代表著在蝕刻期間針對微影中的誤差進行補償。要讓協作優化發揮作用，蝕刻工具必須有合適的可調性，方能將跨晶圓與晶圓到晶圓的蝕刻行為控制得更好。
因為在晶圓上總是會發現不同的電漿條件、氣體分佈及溫度控制上的種種差異，換言之，建立製程的可調性，則可以補償不僅是腔中、還有來自微影的變化。
因此，在晶圓座和晶圓上建立可調溫度區，是控制溫度與蝕刻率的一種方法。過去十多年間，晶圓座已經從2000年代初期的單區裝置進化成雙區，然後是放射狀多區，而近來，Lam Research的Hydra Uniformity系統中更發展出非放射狀多區。
簡化多重圖形
在DRAM、PCRAM以及某種程度的3D NAND中為使用主流的多重圖形，不斷面對來自關鍵尺寸變化的挑戰。圖形化方案增加了製程步驟數，而這種增加代表有更大量的變化源。
在自校準四重圖形(SAQP)中，來自微影、沉澱和蝕刻的變化會導致三種不同的關鍵尺寸。舉例來說，在間隔層蝕刻期間，可能會有挖入底層的情況。這類的變化導致所謂的「間距偏差」，其對多重圖形化而言已成為重大難題。
如果，間隔層能在蝕刻過後成為正方形，就能克服這道難關。這就是Lam Research利用新金屬氧化物材料的創新使用而達成的成果。利用非常微小的挖入，該方案將SAQP流程從8層簡化為5層。
使用EUV曝光隨機性的問題
EUV微影被預期很快會成為邏輯與DRAM的主流，也需要仔細考量因此製程而來的變化。EUV 微影使用高能量光子，而製程容易受到無規則或隨機變化所影響。
隨機行為會對孔洞造成局部關鍵尺寸變化。在線與空間情況下，來自例如線邊緣粗糙度(Line edge roughness，LER)和線寬度粗糙度之缺點的影響，是十分嚴重的。
例如，隨機效應限制住導孔的產量，且規模隨著導孔的關鍵尺寸而不良。即使是一台250W曝光機，其在小導孔關鍵尺寸處的功率也可能不足，因此需要進一步材料和後處理的創新，以控制因功率增加而攀升的EUV成本。
過去數年間，Lam Research在原子層蝕刻(ALE)上的成就已然證明了克服此挑戰的製程能力。原子層蝕刻包括在修改表面以及後續蝕刻期間的自限制步驟。當重複進行此作業多個週期後，原子層蝕刻很顯著地平緩了高頻時的粗糙度特性。
在與合作夥伴所進行的測試中，Lam Research已測量過這項效應，結果顯示EUV透過56%的局部關鍵尺寸均勻度(Local critical dimension uniformity，LCDU)改善可超過3nm變為1.3nm，對於某些晶片製造商而言，更可能降低到1nm。
局部關鍵尺寸均勻度的提升對上游具有重要的影響：對於EUV曝光機而言，因為利用Lam Research的蝕刻和沉澱製程，所以能減輕隨機誘發變化，所以允許使用較少的能源。這項微影-蝕刻的偕同優化能藉由兩個成因的其中之一來降低EUV成本。
現在，Lam Research 已經針對高深寬比結構以及原子層製程開發出模組級解決方案，以便在記憶體技術藍圖上處理邊緣放置誤差。然而，想要沿著技術藍圖自信前進，儀器供應商、材料供應商和晶片製造商必須在製程開發的早期階段即攜手合作，以具成本效益和時間效益的方式，滿足記憶體技術藍圖的所有要求。
本文由Lam Research供稿並同步刊登於《電子工程專輯》雜誌2021年11月號
責編：Judith Cheng
