傳統上在高電壓功率晶體的設計中，採用矽材料的功率晶體要達到低導通電阻，必須採用超接面技術(superjunction)。利用電荷補償方式使磊晶層(Epitaxial layer)內的垂直電場分佈均勻，有效減少磊晶層厚度及其造成的導通電阻，但是採用超接面技術的高電壓功率晶體，其最大耐壓都在1,000V以下，如果要能夠耐更高的電壓，就必須採用碳化矽(SiC)材料來製作功率晶體，以SiC為材枓的功率晶體，在SiC的高臨界電場強度之下，即使相同耐壓條件之下，其磊晶層的厚度約為矽材料的1/10，進而使其所造成的導通電阻能夠有效被降低，達到高耐壓低導通電阻的基本要求。

在矽材料的高壓超接面功率晶體中，磊晶層的導通電阻佔總導通電阻的90%以上，所以只要減少磊晶層造成的導通電阻，就能有效降低總導通電阻值；而SiC功率晶體依照不同耐電壓等級，通道電阻(Channel resistance，R_ch)佔總導通電阻具有不同的比值，例如，在650V的SiC功率晶體中，通道電阻佔總導通電阻達50%以上，因此要有效降低總導通電阻的最直接方向是改善通道電阻值。由通道電阻的公式，如公式(1)可以觀察到，有效降低通道電阻的方法有幾個方向：減少通道長度L、減少閘極氧化層厚度d_ox、提高通道寬度W、提高通道的電子移動率μ_ch、降低通道導通臨界電壓V_T、或是提高驅動電壓V_GS，然而這幾項可能的方向，分別都有各自的限制情況出現。

1.減少通道長度L，必須考慮DIBL效應；

2.減少閘極氧化層厚度d_ox，會造成閘極氧化層的可靠度問題；

3.提高通道寬度W，必須增加功率晶體的面積，使成本增加；

4.提高驅動電壓V_GS，會造成閘極氧化層的可靠度問題；

5.降低通道導通臨界電壓V_T，會造成應用上可能的誤導通現象；

6.提高通道的電子移動率μ_ch來改善功率晶體的通道導通電阻，但是必須從晶格平面(crystal plane)選用及製程上著手。

實際上利用提高通道的電子移動率μ_ch來改善功率晶體的通道導通電阻，不僅是從製程上做調整，更是從晶格平面的選擇上做出選擇，在目前已經的量產的增強型SiC功率功率晶體晶粒(die)結構來看，大致上可以分為二種，平面式(planar)，以及溝槽式(trench)，如圖1所示。

圖1：SiC功率晶體的結構(a)平面式、(b)溝槽式。

這兩種不同型式的結構差異不僅僅在於閘極是否以內嵌的型式製造而成，更主要的差異在於功率晶體的通道是以不同的SiC晶格平面製成。矽材料是由純的矽所組成，但是SiC材料會依照不同的原子排列而有不同的晶格平面，傳統上平面式結構會採用<0001>的矽平面(Si-face)製作通道，而溝槽式結構功率晶體採用<1120>的晶格平面做為功率晶體的通道，根據實測結果，採用<1120>晶格平面時能夠有效利用其較高的電子移動率，達到低的導通電阻。

值得一提的是，在平面式SiC功率晶體製作通道採用的<0001>矽平面，受到晶格缺陷程度較高，造成電子移動速率較低及產生較高的通道電阻，要克服這個問題，設計上會使用較薄的閘極氧化絕緣層，使其具有較低的閘極臨界電壓(~2V)，進而能降低通道電阻，這也是平面式結構功率晶體的特徵之一。在實務使用上，建議使用者在設計驅動電路時，截止時驅動電壓採用負電壓，用於避免驅動時的誤動作造成功率晶體燒毀，反之，在溝槽式結構的SiC功率晶體因其具有較高的閘極臨界電壓(>4V)，無論那一種電路結構，都不需要使用負電壓驅動。

圖2：(a)SiC功率晶體的晶格平面、(b)溝槽式功率晶體採用的晶格平面、(c)<1120>晶格平面的高電子移動速率。

如上所述，SiC材料具有高臨界電場強度，當採用SiC做為高電壓功率晶體材料的主要考量之一，是在截止時能夠以矽材料1/10的磊晶層厚度達到相同的耐壓，但在實際上功率晶體內的閘極氧化絕緣層電壓強度，限制了SiC材料能夠被使用的最大臨界電場強度，肇因於閘極氧化絕緣層的最大值僅有10MV/cm。根據高斯定律推算，功率晶體內與閘極氧化緣層相鄰的SiC所能使用的電場強度僅有4MV/cm，如圖3所示。若SiC材料的電場強度愈高，對閘極氧化絕緣層造成的電場強度就愈高，對功率晶體可靠度的挑戰就愈大，因此在SiC材料臨界電場強度的限制，致使功率晶體的設計者必須採用不同於傳統的溝槽式功率晶體結構，在能夠達到更低SiC材料電場強度下，盡可能減少閘極氧化絕緣層的厚度，以降低通道電阻值。在可能有效降低SiC材料臨界電場強度的溝槽式SiC功率晶體結構，如英飛凌的非對稱溝槽式(Asymmetric Trench)結構或是羅姆(Rohm)的雙溝槽式(Double trench)結構，都是能夠在達到低導通電阻的條件之下，維持閘極氧化絕緣層的厚度，因閘極氧化絕緣層決定了它的可靠度。

圖3：閘極氧化層電場強度限制了功率晶體內SiC材料的電場強度。

圖4：SiC功率晶體結構(a)英飛凌的非對稱溝槽式結構、(b)羅姆的雙溝槽式結構。

閘極氧化絕緣層的電場強度挑戰不僅來自SiC材料的影響，也來自閘極氧化絕緣層本身。矽材料在被製作半導體的過程中經過蝕刻及氧化作用，可以產生相對厚度均勻、雜質少的閘極氧化層，但在SiC材料經過蝕刻及氧化作用後除了產生閘極氧化絕緣層外，尚有不少的雜質及碳，這些雜質及碳卻會影響閘極氧化層的有效厚度及SiC功率晶體的可靠度(圖5)。

圖5：SiC閘極氧化絕緣層受雜質影響造成有效厚度改變。

考量由閘極氧化層厚度對SiC功率晶體可靠度的影響，在閘極氧化層的設計必須考慮這些可能影響到閘極氧化層有效厚度的因素。除了採用更厚的閘極氧化層設計以提高SiC的可靠度外，並且針對閘極氧化層給予遠超出額定閘極電壓的長時間電壓測試(圖6)，V_GUSE是閘極電壓建議值，V_GMAX是額定閘極電壓最大值，隨著時間推移增加閘極電壓值，直到所有的功率晶體閘極都燒毀失效。採用這樣的閘極測試，可以檢測出閘極氧化層會在不同的電壓下產生失效，一般而言，在較低電壓下失效是來自上述雜質造成有效閘極厚度減少的外在缺陷(extrinsic defect)；而在較高電壓下的失效被稱為本質缺陷(Intrinsic defect)是來自F-N穿隧(Fowler-Nordheim tunneling)或是閘極氧化層超過其最大電場10MV/cm。

圖6：SiC閘極氧化層可靠度測試及其本質缺陷及非本質缺陷示意圖。

SiC功率晶體的另一項設計挑戰就是閘極臨界電壓的不穩定性(threshold voltage instability)。閘極臨界電壓的不穩定性，會影響SiC功率晶體的可靠度，如果SiC功率晶體的臨界電壓往上，會造成功率晶體的導通電阻值及導通損耗增加；反之，如果SiC功率晶體的臨界電壓往下，會造成功率晶體容易產生誤導通而燒毀。閘極臨界電壓的不穩定性有兩種現象，可回復型的臨界電壓遲滯(Reversible threshold voltage hysteresis)及不可回復型的臨界電壓漂移(threshold voltage drift)；閘極臨界電壓的不穩定性來自於閘極氧化層及SiC的介面間存在缺陷，如同對介面間的電容進行充放電，而閘極電壓驅動過程造成電子或電洞被擷取，而形成臨界電壓的遲滯現象。

圖7：SiC功率晶體閘極臨界電壓的遲滯及偏移。

如公式(2)，臨界電壓遲滯是由接面的缺陷密度(Density of defect)及材料的能隙寬(bandgap)所決定，相比於矽材料，SiC的材料缺陷密度比矽材料缺陷密度高1,000~10,000倍；而SiC的能隙約為矽的3倍，因而造成SiC功率晶體的臨界電壓遲滯在未經處理之前，高達數伏特(V)之多，而矽材料只有數毫伏特(mV)。這也是電源供應器設計者在使用SiC功率晶體所必須注意的考量重點之一。

SiC功率晶體在閘極氧化層及SiC之間的電荷分佈可簡單化驅分為固定式電荷()及缺陷密度電荷()。SiC功率晶體在閘極氧化層的電荷分佈與閘極臨界電壓的關係，可以用公式(3)來描述，其中，當驅動電壓為直流正電壓時，會發射電洞或擷取電子，造成缺陷密度電荷增加，使閘極臨界電壓提高；而之，當驅動電壓為直流負電壓時，會發射電子或捕獲電洞，造成缺陷密度電荷減少，使閘極臨界電壓減少。除了臨界電壓遲滯外，不可回復型的臨界電壓漂移也是存在SiC中的另一項特性，也是來自閘極介面的缺陷及陷阱造成電荷交換產生的現象，一般而言，在SiC功率晶體內，可能會高達數百mV。

實務上除了少數應用的功率晶體在電路運作時，只有一次的開或關動作，能以直流電壓驅動外，大部份交換式電源供應器內用來做為主開關的功率晶體都會採用高頻交流電壓驅動。從實際測試的結果來看，當在不同的閘極臨界電壓之下，會有不同的閘極截止電壓設計要求：提供較低閘極臨界電壓的SiC功率晶體的供應商，會建議截止時採用負電壓驅動，用以避免橋式相連的功率晶體在上下交互導通及截止時，減少受到寄生電容效應及閘極迴路電感在閘極端產生感應電壓而產生上下管間的誤導通及燒毀；反之對於具有較高閘極臨界電壓的SiC功率晶體而言，並不需要採用負電壓驅動，使用負電壓驅動不僅會增加電路的複雜度，也會加大閘極臨界電

壓往上的漂移量(圖8)。使用較高的正電壓或是負電壓，隨著功率晶體使用的時間增加，閘極臨界電壓往上漂移的增量會愈明顯，進而造成功率晶體的導通電阻值隨著使用時間的累積而慢慢增加。各家SiC功率晶體的閘極臨界電壓的漂移量都有不同的數值，使用者在選用SiC功率晶體時必須先避免過高的正負電壓對閘極臨界電壓帶來的負面影響。

圖8：(a)正極性驅動電壓準位、(b)負極性驅動電壓準位與閘極臨界電壓漂移大小關係。

為了避免SiC功率晶體的閘極臨界電壓在長時間的的使用之下，產生過高的閘極臨界電壓漂移，原則上，必須遵照資料手冊的建議值來使用及確認功率晶體的閘極電壓值。如圖9所示，為在不造成SiC功率晶體的閘極電壓大幅度漂移，針對其驅動電壓的建議值及最大可以接受的電壓尖波值，其中，值得注意的是，閘極電壓的量測結果應該盡量排除封裝引腳的影響。

圖9：SiC功率晶體的驅動電壓限制值。

綜合上述，目前SiC功率晶體發展主要在於幾個方向：1.降低單位晶粒面積下的導通電阻；2.提高功率晶體閘極可靠度；3.在不影響驅動準位的大前提下降低驅動電壓準位，這些設計上的挑戰，都由SiC功率晶體的設計者來構思及突破。而主流的SiC功率晶體在結構上分為兩大類，平面式及溝槽式的SiC功率晶體，平面式的SiC功率晶體受限於晶格缺陷及電子移動速度，大多採用較低的臨界閘極電壓，並建議在橋式電路中採用負電壓截止驅動電路，用以減少在橋式電路中功率晶體交互驅動時可能產生的可能的誤導通；反之溝槽式的SiC功率晶體，採用具有較高電子移動速度的晶格平面做為通道，可以設計較高的臨界閘極電壓，並且不需要任何的負電壓截止驅動電路。對於SiC功率晶體的使用者而言，驅動電路設計相對簡單，只需要提高驅動電壓到合適的電壓值，就能夠享受SiC功率晶體帶來的優點。

本文同步刊登於《電子工程專輯》雜誌2021年11月號

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