這兩年「先進封裝」被聊得很多。「封裝」大概可以類比為對日用品打包裝盒，保護電路晶片免受外界環境的不良影響。當然晶片封裝還涉及到固定、散熱增強，以及與外界的電氣、訊號互連等問題，而「先進封裝」的核心還在「先進」二字上。

如果要量化，或許將bump pitch作為指標比較合理。所謂的bump pitch凸點間距，一般是用以形容晶片的資料I/O，晶片需要更多的資料通訊「點」才能實現更高的傳輸效率。那麼這些「點」之間的間距、密集程度，自然成為衡量資料通訊效率的關鍵。而先進封裝就某個層面來看，也是bump pitch在縮小的過程。

現在常說的「先進封裝」更多的就是在指代die之間的3D堆疊或2.5D封裝。而且這些封裝方式也事實上實現了bump pitch相當程度的縮減。

一般的2.5D封裝也就是指將一大片die切成一個個小die (或稱chiplet)，後將這些小die放在仲介層(interposer)上(當然這只是2.5D封裝的某一類方案)。這是在如今的die越做越大，大到良率低、成本過高之時的某種解決方案。

對die進行切分以後，整顆晶片就能做得非常非常大，而且利於做異質整合。去年Intel Architecture Day上，Intel發佈了針對資料中心的GPU晶片Ponte Vecchio，從照片看起來就相當巨大——這其中就有2.5D封裝的功勞。雖然這顆晶片的2.5D封裝並沒有用interposer，而是另一種稱為silicon bridge的方案。

Intel資料中心GPU，代號為Ponte Vecchio。

越做越大的interposer

先前筆者提到過一個詞「reticle limit」，可理解為微影設備可處理的極限尺寸。也就是說即便不考慮良率和成本問題，以現有裝置，一片die的尺寸再大也是有極限的，這個限制大約是858mm²。

當代常見晶片中的大die，以Nvidia的GPU晶片Geforce RTX 3090為代表，其die size已經達到了628mm²。這其中雖然還有做大的空間，但顯然一味的做大die已經不是個辦法，所以將die切成chiplet，再封裝起來的方案就變得很流行。

台積電(TSMC) CoWoS封裝，即是將多個chiplet放在interposer上。這不就解決reticle limit的尷尬了嗎，雖然這其中還涉及到很多複雜的工程問題。CoWoS技術發展至今也有些年頭，這項技術最早是從2012年就開始推行。這是個2.5D晶圓級多晶片封裝技術，能夠實現比較高的互連密度和性能。其上的每個die (或chiplet)是透過micro-bump鍵合到interposer上。

舉個採用CoWoS封裝頗具代表性的產品例子，Pascal架構的Nvidia Tesla P100 GPU (2016年)。這款GPU晶片，主體部分是GP100繪圖運算die，與此同時周圍有4顆HBM2儲存堆疊(三星的HBM2顆粒)，就是透過2.5D CoWoS技術共同封裝於一片較大的silicon interposer之上。

(來源：System Plus Consulting)

不過這其中也涉及到一個問題，interposer上的die透過疊加自然可以讓整個晶片做得很大，但這也意味著interposer本身需要做得很大。而interposer作為包含電路的層級，當然也會受到製程的限制。台積電的第一代CoWoS-1，所用的interposer尺寸已經達到大約800mm²，十分接近reticle limit。所以interposer自身的尺寸也成為一個必須解決的問題，尤其是在異質整合對晶片大小越來越貪婪的當下。

2,500mm²的面積

台積電提到基於CoWoS的晶片產品，已經應用在了不少超級電腦上——包括那些全球TOP 500超級電腦。台積電表示，2020年TOP 500超級電腦中有超過一半的運算力，是來自基於CoWoS-S封裝技術的晶片。對於需要大規模堆砌運算力、儲存資源的晶片而言，HPC、AI等的確都是這類技術的重要應用。

經過數次演進，去年台積電發佈了第五代CoWoS封裝技術CoWoS-S5 (CoWoS-S系列為silicon interposer矽仲介，有別於CoWoS-R)，interposer的尺寸達到2,500mm² (請注意這並非最終封裝後的晶片尺寸)，也就是三倍於reticle limit的面積。

台積電是在去年的IEEE電子元件及技術會議(ECTC)上展示的這項技術。CoWoS-S5的主要特性包括iCap (台積電的PDN供電網路)、新的互連堆疊、新的矽通孔(TSV)結構，以及更好的熱介面材料(TIM)。

(來源：Wikichip)

在ECTC，台積電展示的是一枚由11個die組成的大型晶片。中間是兩顆比較大的SoC，以及1顆較小的die (圖片中最右側的長條die)；四周用了8個HBM2E儲存堆疊(128GB？)。承載這些die的interposer尺寸達到了58.9 × 44.1mm (2,597.49mm²)。

台積電表示，應用HBM2E儲存的版本已經進行了生產驗證，而可應用HBM3的方案尚在開發中。

這代2.5D封裝的一些改進

有在關注台積電CoWoS技術的讀者應該知道，interposer要突破reticle limit的方式是採用全幅的mask拼接。兩個mask組合，兩者彼此會有一部分的重合——重合部分的RDL (redistribution layer)互連部分需要做到一致。如此一來，利用拼接就能構成連續的線路。

CoWoS先前的演進也是這麼做，從一代的800mm²，做到二代1,200mm²、1,700mm²。對於CoWoS-S5而言，尺寸3倍於reticle limit也就不只需要2個全幅mask拼接，台積電的方案是4份mask拼接。4個mask，每個都需要有與另外三者重合的部分，構成最終interposer過曝的拼接邊緣部分，達成當代最大的interposer尺寸。

此外，除了面積做大，CoWoS-S5也用了新的金屬堆疊。因為interposer之上的die增多以後，尤其是邏輯die，線路複雜性也會提升。而且HBM2E儲存堆疊應用於這代interposer已經得到驗證，HBM2E的傳輸速率為3.2GT/s。

未來要採用HBM3的話，速率提升至4GT/s，訊號完整性可能會成為一大問題。所以CoWoS-S5導入新的金屬堆疊、新的亞微米層(雙鑲嵌線路)——至多5個這樣的亞微米層。台積電表示，新的金屬堆疊能夠降低金屬電阻，以及via接觸電阻超過50%。

與此同時，CoWoS-S5也引入了iCap——嵌入式深槽電容(DTC)。台積電最初是於2019年發佈iCap，其電容密度能夠達到最高340nF/mm²，相比於先前的HD-MiM (high-k高密度metal-insulator-metal)，有著非常高的提升，單個Si interposer可達成的總電容值為64μF。

CoWoS-S5封裝技術的最後一個重點，也在於導入新的TIM熱介面材料。CoWoS有頂蓋和環形封裝兩種，在環形封裝中，die上表面是與散熱器直接接觸；而頂蓋封裝方案下，散熱鐵蓋要透過熱介面材料與die接觸。凝膠型的TIM導熱係數通常為10W/K，台積電認為這對於HPC、AI應用是不夠的，所以CoWoS-S5為此導入了新型TIM，據說導熱係數可超過20W/K。

從CoWoS大致可以窺見先進封裝的未來——當然此處尚未探討可與CoWoS配合的其他3DFabric封裝方案；另外2.5D封裝方案並不僅有interposer這一種。文首提到Intel發佈的資料中心GPU大晶片Ponte Vecchio，其2.5D封裝採用的是更為經濟的silicon bridge方案(Intel的EMIB封裝)。這種「silicon bridge」是直接嵌入在封裝基板中，而不需要interposer，成本會比interposer方案明顯更低。

值得一提的是，在台積電、Intel等廠商的宣傳中，bump pitch縮小是此類先進封裝製程「先進」程度非常重要的一項指標。

本文原刊登於EE Times China網站

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