新創公司證明S-MOS單元概念可提升SiC MOSFET效率

作者 : Maurizio Di Paolo Emilio,EE Times歐洲特派記者

S-MOS的優點有兩個方面:一是利用獨特方法謹慎定義整體通道寬度,或稱通道面積(channel area);以及能實現更高的MOS單元封裝密度。此外...

一家總部位於瑞士的新創公司mqSemi,發表了適合以金屬氧化物半導體(MOS)為基礎之功率元件的S-MOS (Singular Point Source MOS)單元概念。該S-MOS概念已經透過Silvaco的Victory Process與Victory Device軟體工具3D-TCAD模擬,被應用於實現一款1,200V的碳化矽(SiC) MOSFET元件;該公司亦釋出一組完整的動態和靜態結果,比較了S-MOS與採用平面和溝槽式MOS單元的2D結構SiC MOSFET參考設計。

像是功率MOSFET與IGBT等以矽材料基礎的功率元件性能,在過去幾年來透過MOS單元製程和設計平台的使用,已獲得大幅度的提升。這兩種元件不是以平面就是以溝槽式MOS單元為基礎,採用蜂巢式或線性佈局設計。

在以矽材料為基礎之MOS元件上所達成的結果,也可以用於開發SiC功率MOSFET,而達到所容納之單元的高密度是基本要求。為了改善元件的靜態與動態特性,在過去幾年來,先進的3D設計概念已經被提出;這些3D結構與低電壓FinFET單元結構類似,其中多維(multi-dimensional)通道寬度的安排,是為了在提高單元密度的同時降低導通電阻RDS(ON)

以SiC作為功率元件材料的優勢之一,是能採用已經廣為人知的矽元件設計原則與製程方法,包括垂直蕭特基二極體(Schottky diodes)或垂直功率MOSFET (在透過JEFT與BJT做為替代的拓撲結構的特定轉移)。如此一來,許多確保矽元件長期穩定性的製程就可能應用於SiC上。

不過,更徹底的檢驗結果顯示,比起以矽為基礎的元件,以SiC為基礎的元件需要額外且獨特的可靠性測試,因為該種材料具備特殊性質與缺陷、更大的能隙、更高的電場──特別在接面末端區域──以及可在更高溫度與開關頻率下運作。

S-MOS單元概念

 mqSemi所開發的S-MOS單元概念,正符合3D結構的趨勢;該公司由Munaf Rahimo和Iulian Nistor共同創辦,成立的目的是為了開發先進的功率半導體概念,以因應電動車、車用電子以及可再生能源等領域之新一代電力電子系統應用需求。

過去兩年來,mqSemi已經申請超過20項專利,並進行大量軟體模擬,準備進入原型設計階段。該公司的團隊在IGBT元件方面累積了多年經驗和知識,對於解決SiC MOSEFT的關鍵問題助益良多,像是降低損耗、提供穩健的短路電流模式,以及阻斷行為、閘極驅動控制、高頻振盪等等。

mqSemi的Rahimo 和 Nistor表示:「我們相信,為了實現永續發展的世界,我們需要各種以效率、小型化、可靠和具成本效益之功率半導體元件為基礎的應用,這些都是以先進技術與創新為核心。」

S-MOS的優點有兩個方面:一是利用獨特方法謹慎定義整體通道寬度,或稱通道面積(channel area);以及能實現更高的MOS單元封裝密度。此外,S-MOS概念能夠在MOSFET與IGBT上實現,提升開關性能同時達到更高的效率、更低的整體損耗。

S-MOS單元不同於標準的平面單元或溝槽式MOS單元之處,在於如何設計每個元件面積上的總通道寬度(Wch參數)。如圖1(a)和(b)所示,平面或溝槽式MOS的通道寬度Wch,被定義為繞著N++源極的總周邊距離,也是根據MOS單元排列的幾何形狀(線性或是蜂巢式佈局)來決定的。圖1(c)則顯示,S-MOS的單一單元通道寬度 Wch,是由N++源極與PChannel接面WPNJ長度的一個小規模尺寸所定義。將這個小幾何特徵放在溝槽側壁,就能提供一個預先決定的單位通道長度Wchn

 

圖1:MOS單元概念。

(來源:mqSemi)

 

S-MOS的N++和 PChannel的特徵形狀與平面單元類似,不過是在溝槽側壁上。因此,整個通道寬度是根據每個晶片上作為閘極的溝槽側壁總數目來決定的。如圖1(c)底部紅色虛線部分所示,N++/PChannel接面的形狀接近四分之一圓形,使得單一溝槽側壁尺寸Wchn達到約150~300奈米(nm)。一個既定晶片面積的總通道寬度Wchn即所有溝槽側壁的通道寬度Wchn之總和。

該S-MOS概念已經透過2D和3D TCAD模擬在1,200V SiC MOSEFT上獲得實證,包括S-MOS以及平行與溝槽式結構參考設計。mqSemi指出:「在模擬期間,我們發現一個預料之外的特性,也就是在溝槽側壁上,我們能獲得之定義總通道密度的所謂通道寬度,是以擴散曲線(diffusion profile)為基礎。」

該模擬是以1,200V SiC MOSFET來執行,是因為透過Rds(on)所量測的靜態損耗不難評估;同樣的技術也可以應用於不同的電壓等級。靜態與混合模式的電感負載動態模擬,則是在所有的元件結構(S-MOS、溝槽式與2D平面)上進行,並將之按比放大至1公分見方的有效面積。

圖2顯示了透過模擬取得的輸出電流和電壓特徵;上方圖片顯示最高達到600 V的電壓範圍,而下方圖片則顯示在Vgs=15V和150°C之下,放大到1V的情形。S-MOS的概念可提供低Rds(on)水準(在150°C下約3 mΩ-cm2 ),與溝槽式單元類似。然而如圖2所示,相較於其他參考模型,S-MOS也提供平坦的飽和電流。

 

圖2:1.2 kV SiC MOSEFT輸出曲線,Vgs=15 V,150°C

(來源:mqSemi)

 

mqSemi補充:「我們發現,我們可擁有更好的開關可控制性,整個想法是3D空間的條件下。相較於溝槽式單元,我們可以大幅度減少開關損耗,這讓我們擁有更大的設計自由度,可進一步最佳化並取得更高的單元密度。」

所有元件的短路電流是以150°C環境進行模擬,這展現S-MOS較少的短通道效應,以及在傳導損耗與短路性能之間的權衡。即使S-MOS概念仍需要進一步的設計最佳化,它已經展現的性能深具發展潛力;mqSemi已經準備好邁向下一個階段進行原型設計。

 

本文同步刊登於《電子工程專輯》雜誌2022年3月號

責編:Judith Cheng

(參考原文:S- MOS Cell Technology Improves Efficiency of SiC MOSFETs,By Maurizio Di Paolo Emilio)

 

 

 

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