PCIe 6.0三大改變不可不看

作者 : 邵樂峰,EE Times China

作為全新一代規範,PCIe 6.0比之前的PCIe技術有非常多的技術改進,但最主要的三處改變值得高效能運算、AI和儲存SoC開發者們關注…

作為在CPU、GPU、FPGA和特定工作負載加速器等各種運算節點之間快速傳輸資料的重要骨幹,自21世紀初正式創立以來,PCI Express (PCIe)介面就成為了資料中心和運算應用中晶片間資料傳輸的產業標準。隨著PCIe標準的快速發展,2022年1月,PCIe 6.0相關規範正式出台,標誌著從此進入了PCIe 6.0時代。

下圖顯示PCIe標準的演進趨勢。可以看出,從PCIe 2.0到3.0/4.0,分別花費了5年和7年的時間,但從PCIe 4.0到5.0,再到6.0,時間間隔卻分別只有2年和3年,而且PCIe 6.0 64GT/s的傳送速率也是3.0標準的8倍。

 

PCIe效能加速曲線。

(來源:Rambus)

 

推手來自何處?

PCIe標準加速演進背後的直接推手,當然主要源於全球資料量的爆炸式成長——從現有應用到以人工智慧(AI)、機器學習(ML)為代表的新興應用,都在不斷生成更多的資料。IDC資料顯示,2021年上半年,中國大資料平台的整體市場規模達人民幣54.2億元,同比成長43.5%。

Rambus戰略行銷副總裁Matt Jones對媒體表示,為了能夠支援如此龐大資料量的傳輸和儲存,資料中心既要有完善的基礎設施架構,也需要採用新的運算模式,如分解式運算(Disaggregated Computing)或可組合式運算(Composable Computing),這也對資料傳輸速率的提升和資料傳輸的安全性提出了更高要求。

具體而言,運算模型對於特定的工作負載會變得非常具體,例如AI訓練和推理工作負載之間存在著差異,在每種情況下需要的運算資源是特定的。可以看到,運算資源和運算模型正變得更加同構化或分散化,標準CPU和AI加速器在這種情況下被結合使用,並要求資料在它們之間能夠高速、安全地傳遞,這就是PCIe標準向更高資料傳輸速率發展的核心需求。

因此,隨著特定工作負載或運算資源的分佈或分割,業界必須盡可能快和安全地在更遠的距離上移動資料,例如CPU和AI加速器之間存在距離,但需要非常迅速的、安全的交換資料——這就是根本性的變化。

PCIe 6.0的新特性

作為全新一代規範,PCIe 6.0比之前的PCIe技術有非常多的技術改進,但最主要的三個改變值得高效能運算、AI和儲存SoC開發者們關注:

  • 資料速率從32GT/s翻倍至64GT/s;
  • 從NRZ編碼轉換到PAM-4編碼,以及由此帶來的糾錯影響;
  • 從傳輸的可變大小資料包(TLP)到固定大小資料包(FLIT)。

在PCIe領域,通常會用GT/s作為其衡量單位。PCIe 1.0和2.0時代的理論資料傳輸率大概是2.5和5GT/s,但考慮到具體採用的編碼技術和訊號傳導模式,實際的資料傳輸速率只有2和4GT/s。這樣算起來,到現在速率高達64GT/s的PCIe 6.0,實現了每一代標準速率翻倍的願景和目標。

為了更好地在PCIe技術規範之下實現64GT/s的資料傳輸速率,並克服整個通道傳輸長度以及距離的限制,PCIe 6.0採用了全新的PAM4調變訊號,它對PCIe 6.0的實現非常關鍵。根據Jones介紹,在PCIe 6.0之前,各代PCIe採用的都是NRZ調變訊號,即不歸零編碼,它採用0或1兩個電壓等級,每一個時脈週期只能傳輸1bit的訊號。也就是說,它只採用了高低兩種訊號電平,因此,相對於PAM4採用的四電平,本文也將NRZ稱作PAM2。

為了實現高達64GT/s的資料傳輸速率,PCIe 6.0採用了PAM4調變訊號。透過PAM4,每個時脈週期的資料傳輸可以達到2bit,而並不僅僅是單bit的資料傳輸。PAM4採用四個不同的電平等級,可在每個時脈週期表達2個數字,即從00、01、10再到11。這就意味著,在同樣的電壓波動範圍之內和同樣的時脈週期內,由於PAM4的電壓等級比PAM2高了兩個,即眼圖中黑色的區域「眼睛」部分更多、更小了,從而帶來了更低的電壓裕度和更高的誤碼率,使得在設備中保證訊號完整性成為了一個非常關鍵的難題。

 

PAM4調變訊號。

 

考慮到PAM4是確保PCIe 6.0達到64GT/s資料傳輸速率的關鍵,為此,PCIe 6.0採用了前向糾錯技術(FEC)。FEC本質上是一種演算法技術,可以在資料傳輸鏈路中確保所有訊號的完整性。同時,FEC技術的採納還改變了資料流程控制單元的情況,要求開發人員也必須針對資料包本身的大小做出調整和改變。

PCIe 6.0之前的幾代規範採用的是可變大小的資料包,但由於FEC技術的採納,PCIe 6.0必須採用固定大小資料包(FLIT),以更好地保證FEC技術的實現和操作。

此外,考慮到資料傳輸速率的上升和PAM4技術本身會增加設備的功耗,每一bit資料傳輸造成的單位資料能耗也會增加。為了減少整體系統的能耗,PCIe 6.0採用了顛覆式的L0p模式,其本質是透過動態的通道分配,允許將每個通道進行封閉或者打開來實現系統性的節能。

於是,在上述基礎上,Rambus近日推出了自己的PCIe 6.0控制器。一方面,在功耗、面積和延遲方面進行了最佳化化,可為高效能應用提供高達每秒64GT的資料傳輸速率,進而推動環保型資料中心的建設,並減少對散熱管理的需求,降低擁有成本。另一方面,該控制器還提供最先進的安全性,其完整性和資料加密(IDE)引擎可以監控和保護PCIe鏈路免受物理攻擊,且無需在此過程中犧牲延遲。

同時,Rambus的PCIe 6.0控制器能夠非常靈活地支援多種操作模式,保障客戶的前期投資。除了適用於PCIe端點、根埠、雙模式和交換機埠配置外,它還能向後相容所有前代的PCIe標準,確保與客戶的現有生態系統相容。

應用前景如何?

在談及PCIe 6.0技術的應用前景時,Jones認為對於具體應用,使用速率適合的PCIe標準就可以,沒有必要過度追求最新的標準,例如16GT/s PCIe 4.0有其特定的效能標準、IP大小和功耗,如果這是使用者所希望使用的速率,那麼就沒有必要進行升級。而且PCIe 5.0/6.0的出現也不會加速PCIe 4.0的應用,因為考慮到其相容性,它們只會共存。

就企業級市場而言,PCIe 6.0支援的速度允許企業市場繼續增加千兆乙太網路和其他網路通訊協定方面的連結,進而支援400/800GbE,甚至速率高達1.6TbE的乙太網路,支援晶片間連接速率增加的PCIe將使這些網路通訊協定也得以在企業中使用。

此外,在企業內部的伺服器中,PCIe 6.0標準所支援的高資料傳輸速率和低延遲的可用性,將使前面談到的新型運算模式,即專門針對AI雲端運算和大資料新興工作負載的分解式或分散式運算,變為可能。

同時,PCIe 6.0也將適用於企業級資料中心SSD市場,因為PCIe協定與NVMe協定共用其電氣規範。「當然,我們希望看到隨著時間的推移,目前主要使用的PCIe 4.0儲存解決方案將升級到PCIe 5.0,最終遷移到PCIe 6.0,以支援儲存應用對更高資料傳輸速率的需求。」Matt Jones說。

而在記憶體和處理器方面,全新的PCIe 6.0將和之前幾代PCIe標準一樣,始終致力於支援晶片到晶片之間,包括CPU和I/O之間的資料傳輸。但是,就像NVMe儲存的發展一樣,現在PCIe 5.0/6.0也開始將其電氣規格借用給CXL,或用於記憶體和資料中心領域其他連接應用的運算快速連結標準。

不過,儘管PCIe 6.0標準無論從效能還是前景方面都極具吸引力,但從目前的實際應用情況來看,PCIe 5.0的發展,以及商業化都尚未進入到最終和成熟的階段,這是否會影響PCIe 6.0標準的實際落地情況?

「是的,的確是這樣。」Jones解釋,以PCIe 5.0標準為例,它正式發佈於2019年5月,如果僅依照當前應用PCIe 5.0的資料中心數量這一個標準衡量來看,它肯定是不成熟的,完全成熟預計會在今年晚些時候到來。

因此,與PCIe 5.0的演變類似,PCIe 6.0也會有類似的發展週期。作為推動PCIe 6.0生態系統所必需的一項早期組成部分,已經實現量產的Rambus PCIe 6.0數位控制器將被AI加速器供應商、I/O和記憶體供應商用來構建晶片形式的解決方案,並協助他們的產品在2025年左右進入市場。

但他也強調,從PCIe 5.0過渡到6.0的時間可能比之前幾代標準的演進時間都要更短,尤其是在企業和資料中心資料流程量持續爆炸式成長的情況下。此外,正如之前所提到的, Jones也不認為PCIe 4.0/5.0/6.0之間一定存在著代際競爭,因為即使是現在,市場上對PCIe 3.0產品仍有著較高的需求趨勢。當然,對於採用PCIe作為主要介面的特定解決方案來說,他們需要在效能和成本之間做出權衡:在特定的成本點上使晶片具有合適的資料傳輸速率和效能,或者用最新的技術來證明該晶片。

本文原刊登於EE Times China網站

 

 

 

 

 

加入我們官方帳號LINE@,最新消息一手掌握!

發表評論