GAAFET為何在3nm節點輸給FinFET?

作者 : 黃燁鋒,EE Times China

這個時間節點之下的關鍵技術熱點便是GAAFET (和chiplet)。但台積電和Intel仍將在3nm節點上使用FinFET電晶體,台積電認為3nm節點應用FinFET能降低風險…

幾十年來,半導體產業每18~24個月晶片製程都有一次演進,實現更高的電晶體密度,達成更低的電晶體成本。雖說單電晶體成本這些年在增加,但摩爾定律的某些組成部分也還在延續。每個節點之下,某個維度的電晶體尺寸(gate length)縮減至上一代的0.7倍,在相同功耗下要達成性能40%的提升,與此同時面積有50%的縮減。這個「定律」推動了大量電子產品的發展,功耗更低、速度更快、功能更多。

 

 

傳統的2D平面結構電晶體(planar transistor)在多個製程節點上延續,藉由更先進的微影設備和其他製程技術進步來實現。但2011年,產業在20nm節點遭遇瓶頸,這種結構的電晶體開始出現短通道效應(short-channel effects)。如果將電晶體視作一個開關,則在開關原本應當處在關斷狀態時,電晶體的源極和汲極卻仍然存在漏電流。

於是英特爾(Intel)率先從平面結構電晶體轉向了FinFET,諸多晶圓代工廠也在16/14nm節點完成了這一電晶體結構的轉向。相較平面結構電晶體,電晶體上鰭(fin)的出現使其3個面都與閘(gate)有接觸,實現更好的開關控制。這種結構的電晶體一直沿用至今,如今最尖端的7/5nm製程都還在用。

但在7nm製程以下,靜態漏電的問題越來越大,原本製程演進的功耗和性能紅利逐漸消失,這也是近些年摩爾定律失效之說甚囂塵上的主要原因。當代尖端製程演進實現的同功耗性能提升,的的確確就只有15~20%,甚至可能還不到。

但時代發展的步伐顯然是不允許摩爾定律停滯,全社會的數位轉型、AI對運算力的貪婪需求、自動駕駛技術突飛猛進,都要求半導體製程持續更快速地演進,這個時間節點之下的關鍵技術熱點便是GAAFET (和chiplet)。

 

(來源:Lam Research)

 

3/2nm時代下的GAAFET電晶體

先看看台積電(TSMC)、三星(Samsung)、Intel的3/2nm製程計畫,台積電N3製程預計於今年下半年量產,明年一季上市;三星的初代3GAE極有可能已經在內部試生產,且三星量產版3nm製程可能跳過該節點,最終其大規模量產的3nm製程上市時間可能會比台積電稍晚,但整體應該是差不多;Intel 3量產時間則要等到明年下半年。

其中台積電和Intel仍將在3nm節點上使用FinFET電晶體。之前台積電就談到過,3nm節點應用FinFET能夠降低風險,客戶不需要遷移到新的電晶體類型就能開展3nm晶片的設計工作。不過,仍然有機會在台積電3nm節點上看到較大程度的改進,和電晶體密度的顯著提升。

三星是唯一一家要在3nm節點就遷往GAA (gate all around)結構電晶體的晶圓代工廠。不過台積電和Intel也將在2nm節點做相同的轉向。只不過在三星3nm GAA正式面世之前,目前掌握的資料還並不多。

 

(來源:Lam Research)

 

GAAFET有多種不同的稱謂,例如有人稱nanosheet FET,Intel則稱其為RibbonFET。GAA結構電晶體的本質,就是把FinFET的fin轉90°,然後把多個fin橫向疊起來,這些fin都穿過gate——或者說被gate完全環抱,所以叫做gate all around;另外每個翻轉過的fin都像是一片薄片(sheet),它們都是channel,因此也被稱為nanosheet FET。

從結構上來看,GAAFET電晶體的gate與channel的接觸面積變大了,且每一面均有接觸,也就能夠實現相比FinFET更好的開關控制。而且對於FinFET而言,fin的寬度是個定值;但對GAAFET而言,sheet本身的寬度與有效通道寬度是靈活可變的。更寬的sheet自然能夠達成更高的驅動電流和性能,更窄的sheet則佔用更小的面積。而且對FinFET而言,fin的數量還實實在在影響到了電晶體的面積。

作為業界主流發展方向,GAAFET看起來十分美好,不過在3nm這個臨界製程上,GAAFET和FinFET相比,並不能帶來什麼實質性的性能和功耗變化。分析師預測,在該節點下,CPP (contacted poly pitch,可理解為閘間距)差不多都在48nm附近,金屬間距(metal pitch)則為22nm左右,下圖提供5nm節點,電晶體各部分間距的參考。

 

(來源:Scotten Jones, IC Knowledge via SemiWiki,發佈於2019年5月)

 

另外,三星作為GAAFET電晶體生產製造的先鋒,必然面臨更多的技術挑戰。比如說矽基通道中較低的空穴遷移率(hole mobility),導致pFET性能表現不佳。IBM在之前的IEDM上表示,這一問題的解決方法在於pFET可應用壓縮應力的鍺化矽(SiGe)通道材料:「pFET鍺化矽通道能夠實現40%的遷移率提升,相較矽基通道有10%的性能優勢,而且有更低的閾值電壓(Vt),負偏壓溫度不穩定性(NBTI)表現也有提升。」

GAAFET的製造流程,首先在基板上沉積超薄的鍺化矽與矽的交替層,形成一種超晶格結構(super-lattice),每種材料疊多層,sheet就是在超晶格結構中曝光與蝕刻。隨後內部spacer隔層構成;在spacer蝕刻時,超晶格結構中,鍺化矽層的表面部分凹陷,再填入介電材料。隨後源極汲極形成;超晶格結構中的鍺化矽層移除,留下矽基層sheet,也就是channel通道。最後,透過沉積高介電常數(high-k)的介電與金屬gate材料來構成gate。

 

(來源:Lam Research)

 

每一步都存在相當多的工程問題,也就要求工廠有完美的製程流程控制策略。材料供應商Brewer Science說越小的節點,製程控制存在的挑戰就越大。在3nm節點以後,EUV微影、原子層沉積(atomic layer deposition)、檢測與量測等等技術都需要持續進化。

三星GAAFET的已知資訊

三星宣傳中的GAA結構電晶體叫做MBCFET,multi-bridge channel FET。之前三星曾表示:「MBCFET技術是進入生產和量產的卓越進步。實現了出色的元件特性。我們用一顆256Mb SRAM測試晶片和一顆邏輯測試晶片,來推動3nm製程生產的準備工作。」另外,去年中三星和Synopsys共同宣佈,應用三星3nm製程的首顆高性能、多子系統SoC晶片流片。

在IEEE ISSCC 2021上,三星也展示了SRAM測試晶片。只不過三星在這次會上並未提供任何可比較、可參考的資料資訊;會上所提的主要都是已知的一些相關GAA電晶體結構的資料。例如channel接觸面更廣、四面都接觸;而且因為sheet堆疊的方向和之前的fin是不同的,所以更少受制於channel寬度,在旗艦功耗和性能方面提供了更大的靈活性。

 

(來源:三星 via Wikichip)

 

三星在會上談到了3nm GAA製程,其比4nm FinFET在頻率和功耗方面的優勢,如上圖所示。不過,絕對值和相對值都沒有提供。大致上只能籠統地說,3nm GAA與4nm FinFET電晶體相比,在相同的有效通道寬度(Weff,fin/sheet的寬度 × fin/sheet的個數)下,3nm GAA能夠達成更高的頻率;與此同時達成更低的功耗。

GAA電晶體sheet這種可寬、可窄的特性,決定了在邏輯電路之外,可利用更小寬度sheet的電晶體,實現高密度SRAM儲存,達成功耗和面積的降低;對於高性能SRAM的位元格(bit cell)而言,則可使用更寬的sheet。從Wikichip對於三星3nm GAA的報導來看,SRAM電路是三星在ISSCC 2021上談論的重點。

比FinFET實現高密度SRAM設計需要用1:1:1的比例,GAA可使用1:α:α甚至1:α:β比例。這裡的α應該是代表pu (pull up電晶體,也就是load transistor高電位狀態電晶體)通道寬度比值,β代表pd (pull down電晶體,也就是drive transistor低電位狀態電晶體)大於pass gate (access transistor,用於bit line接入實現讀寫)寬度的某個比值(編按:β ratio應為Wpd/Wpg,α ratio應為Wpu/Wpd)。

1:α:α比值下,更寬的通道提升了訪問干擾裕度(access disturb margin);更好的比值下,disturb margin可在不影響write margin的情況下得到提升。有了更好的disturb margin表現,也就能專注於最佳化寫入輔助(write-assist_電路。針對寫入輔助電路,三星談到一種自我調整雙位線(adaptive dual-bitline,ADBL) SRAM方案,寫入操作時輔助位元線(auxiliary bit line)與bit line並聯,能夠降低有效位線電阻,實現write margin的提升。讀取操作時auxiliary bit line斷開,所以不會影響到速度或功耗,三星展示的256Mb SRAM測試晶片應用新的輔助電路。

三星有篇報告(A 3-nm Gate-All-Around SRAM Featuring an Adaptive Dual-Bitline and an Adaptive Cell-Power Assist Circuit)專門談這種方案。

台積電的灰燼版FinFET

畢竟3nm製程現在還沒有成品晶片問世,即便問世了,恐怕也很難搞清楚三星當前遭遇的主要技術挑戰在哪兒。總的來說,三星雖然在3nm節點上轉向了GAAFET,在電晶體結構和密度潛力上佔據優勢。但預期的電晶體密度、功耗與速度提升,都和台積電N3 FinFET有著較大的差距。

只能說三星現階段相關GAAFET的技術儲備,在未來有機會發揮作用,並趕上台積電。但一方面在於早做新技術探索總是充滿更多的不確定性,如前所述,晶圓代工廠也需要解決大量GAAFET電晶體製造流程中的技術挑戰。

 

 

與此同時,早年Intel層公佈一張節點演進圖。Intel的製程節點演進過程裡,完整製程演進節點的第一代(如上圖中的10nm),在性能表現上是完全有可能落後於上一代製程的增強節點(14++):Intel第十代Core的Comet Lake和Ice Lake兩種晶片就證實了這一點。

所以初代GAAFET探索,在性能上落後於性能挖掘到盡頭的灰燼版的FinFET,也是合情合理。更何況三星代工的技術實力應當不及台積電,從兩者的成本投入、客戶名單、晶片成品的實際表現都能看出差異。

最後再談談有關台積電N3製程的已知資訊。台積電的3nm FinFET,邏輯電路密度提升1.7倍,同功耗下性能提升10~15%,同速度下功耗降低25~30%。更具體地看,台積電N3會提供3種不同的標準單元庫,高密度(HD)、高電流(HC)和高效能運算(HPC)。HD當然是負責推升最高密度,HPC則以更低的密度實現最大的性能提升。1.7倍說的是HD單元庫(去年更新的值似乎已改為1.6倍),而HPC的密度提升為1.56倍(這個值可能還需打折扣)——高效能單元庫的電晶體密度提升幅度比較大,比N7→N5的提升更大。

此外,台積電提供N3的資料還包括1.2倍SRAM電路電晶體密度提升,與1.1倍類比電路密度提升。其中的SRAM密度,最近兩次製程節點的提升則相比之前可謂是非常小幅度的變化(N16→N7 4x,N7→N5 1.35x),或者說一代比一代差,這對整個產業而言都不是什麼好消息。

對於類比電路部分,N5和N3算是連續兩代提升,雖然每次幅度都不大,但實則在N5之前類比電路的密度提升已停滯很久,1.1倍都算是比較不錯的數字了。這可能很大程度表示,類比電路的密度發展幾近到頭。所以現在總說把非關鍵的類比電路,主要是I/O相關的部分,以舊製程做成單獨的die,以先進封裝製程和邏輯電路die封裝。這也算是異質整合、chiplet、先進封裝技術必然成為時代主流的一個原因。

從更實際的角度來看,台積電之前以Arm Cortex-A72處理器核心為例提供了一些資料。台積電表示,A72應用其高密度單元庫,如果是N7→N5,則該處理器核心達成1.8倍的邏輯電路密度提升,15%的性能提升(同功耗下)和20%的功耗降低(同性能下)。N5→N3,同樣是A72核心,可實現1.6倍邏輯電路密度提升,27%的功耗縮減和11%的性能提升。

 

 

如果換成Cortex-A78 IP的話,選擇高效能單元庫,則N7→N5實現了15%的性能提升、34%的功耗縮減;N5→N3實現了10%性能提升、26%功耗降低。這個值是台積電去年10月公佈,早幾個月公佈的值是12%性能提升、32%功耗降低,2020年公佈的值又不一樣。不過更新過後的資訊出現了更新版N3 HPC DTCO,據說有額外12%的性能提升。依據這些值的多次變動,最終量產N3的實際表現可能還會有變化。

這些數字其實也更能解釋,像天璣8100這樣的晶片,究竟是怎麼在仍然使用舊IP的情況下,實現看起來不錯的性能和效率表現。這些數字可能將是能看到的最優質的FinFET電晶體製程了,三星3nm GAA大概無法匹敵。雖然或許Intel 3可能會有更好的表現,須待未來Intel公佈更多資訊時再做解析。

本文原刊登於EE Times China網站

 

 

 

 

 

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