以IGZO為基礎之無電容DRAM單元

作者 : Gouri Sankar Kar,imec記憶體專案總監

在2020年的國際電子元件會議(IEDM)上,imec首次展示了一種無電容的DRAM單元,實現了兩個銦鎵鋅氧化物(IGZO)薄膜電晶體(TFT)、無電容器的單元架構。

在2020年的國際電子元件會議(IEDM)上,imec首次展示了一種無電容的動態隨機存取記憶體(DRAM)單元,實現了兩個銦鎵鋅氧化物(indium-gallium-zinc-oxide,IGZO)薄膜電晶體(TFT)、無電容器的單元架構。

這種新穎的雙電晶體-無電容器(2-transistor-0-capacitor,2T0C) DRAM單元架構,可望克服傳統的單電晶體-單電容器(1-transistor-1-capacitor,1T1C) DRAM在提升密度方面的關鍵障礙,即在小尺寸單元矽電晶體中的大截止電流(off-current),以及儲存電容器大佔位面積。而在2T0C IGZO-TFT DRAM單元中,不需要儲存電容,因為可以將讀取電晶體的寄生電容用作儲存元件。此外,IGZO-TFT以非常低的截止電流著稱,從而可以強化記憶體單元的資料保持能力。

最後,在後段製程(BEOL)處理IGZO-TFT的能力,允許減少DRAM記憶體的佔用空間(透過將記憶體單元移動到記憶體陣列下方),並個別堆疊DRAM單元──從而提供一條實現高密度3D DRAM的途徑。這種技術演進是業界所需要的,可以不斷為資料密集型應用(例如人工智慧、物聯網、資料中心和雲端運算)提供足夠的DRAM容量。

與經典DRAM產品相比,2020年亮相的首個以2T0C IGZO為基礎、資料保持時間超過400秒的DRAM單元,具有顯著更低的更新率和功耗。這些元件以12吋晶圓製造,閘極長度微縮至45奈米(nm)。然而,在這首次「概念性」展示中,該IGZO TFT並未針對將最長保持時間最佳化,且仍然缺少對耐用性(即故障前的讀/寫循環次數)的評估。而當時也沒有準確模型可以預測IGZO元件的壽命。

在2021年的IEDM,imec發表一款完全相容12吋晶圓後段製程、以IGZO為基礎的無電容器DRAM單元,在規格上有進一步的改善;其資料保持時間超過103秒,讀寫次數基本上無極限(>1011)。這是在為單IGZO電晶體選擇最佳化方案後取得的成果,也就是採用埋入式氧化層隧道(buried oxygen tunnel)和自對準觸點(self-aligned contacts)技術的後閘極(gate-last)整合方案。

實作證明,埋入式氧化層隧道與氧氣(O2)環境中的退火(anneal)相結合,可以降低IGZO通道中的氧空位(oxygen-vacancy)濃度,而且不會影響源極和汲極區域的串聯電阻,從而支持更大的導通電流和更小的截止電流。

採用這種架構,IGZO TFT的閘極長度可以縮短到前所未有的14奈米,同時仍然具有超過100秒的資料保持時間。透過控制等效氧化層厚度(equivalent oxide thickness,EOT)來控制閾值電壓(Vt)、改善接觸電阻以及減少IGZO層厚度,可以進一步最佳化短閘極長度下的資料保持性能。當IGZO層的厚度縮小到5奈米,甚至可以省略氧化層隧道和氧氣環境退火步驟,進一步簡化整合方法。

由A. Belmonte等人在2021年IEDM發表、題為「對無電容DRAM用的IGZO-TFT架構進行裁剪可獲得>103秒資料保持時間、>1011讀寫循環次數耐用性,以及低至14奈米的Lg可擴展性」(ailoring IGZO-TFT architecture for capacitorless DRAM, demonstrating >103s retention, >1011 cycles endurance and Lg scalability down to 14nm)論文中,有針對以上選擇性整合方法,以及元件成果規格的更多詳細資訊。

 

圖1:(a)原理圖;(B)具有氧化層隧道和14奈米閘極長度後閘極架構單IGZO電晶體的穿透式電子顯微鏡(TEM)影像。

 

以PBTI可靠性建模為基礎的元件壽命估算

到目前為止,由於尚未完全了解IGZO TFT的劣化機制,因此缺乏用於預測以IGZO為基礎之DRAM壽命的精確模型。IGZO電晶體本質上是n型元件,這表明正偏壓溫度不穩定性(positive bias temperature instability,PBTI)可能是主要的劣化因素。

PBTI是矽材料n型金屬氧化物半導體場效應電晶體(MOSFET)中眾所周知的一種老化機制,它會嚴重影響元件的性能和可靠性,通常表現為元件閾值電壓的意外偏移和汲極電流的降低。對於這些矽基元件而言,PBTI歸咎於閘極介電質中電子阱(electron traps)的存在,會從元件傳導通道捕捉電荷載子(charge carriers)。

然而,現有大多數對IGZO TFT的可靠性評估,都忽略了閘極介電質的影響。Imec率先研究了閘極介電質對IGZO TFT PBTI的影響,並將結果總結於由A. Chasin等人在IEDM 2021發表、題為「對薄膜IGZO電晶體的PBTI可靠性的了解與建模」(Understanding and modelling the PBTI reliability of thin-film IGZO transistors) 論文中。

上述研究團隊發現,有四種不同的機制在劣化過程中發揮作用,每種機制具有不同的時間動力學和啟動能量,主要歸咎於閘極介電質中的電子阱,以及在PBTI應力期間,從閘極介電質釋放到IGZO通道的氫物質。

 

圖2:以不同閘極介電質為基礎的IGZO TFT──採用12奈米厚度非晶IGZO薄膜──故障前時間(Time to failure)。透在運作條件下對閘極介電質最佳化,可將元件壽命從大約20天延長至一年左右,而目標是實現5年的故障前時間。

 

imec團隊結合這些劣化機制建立模型,進而實現在目標運作條件下預測IGZO TFT壽命的可能性。他們發現,該模型搭配實驗數據可用以開發延長壽命的最佳化方案;舉例來說,藉由降低閘極介電質厚度,預測的故障前時間可以從20天延長到1年。

小結

以IGZO為基礎的DRAM單元架構和整合技術之演進,可以使2T0C DRAM記憶體單元具有超過103秒的資料保持時間,以及幾乎無極限的耐用性,並可將閘極長度縮短至14奈米。這些規格特性使得無電容IGZO-DRAM成為實現高密度3D DRAM記憶體的理想之選。

除了該類元件技術的演進,對於了解IGZO TFT可靠性的相關研究也有進展,研究人員發現歸因於PBTI的不同劣化機制,並以此作為建立精確模型的關鍵要素;透過該模型,可實現對該類DRAM記憶體關鍵元件的壽命預測。

(參考原文:Capacitorless DRAM Cell on IGZO Base Shows Promising Values,by Gouri Sankar Kar)

本文同步刊登於《電子工程專輯》雜誌20223月號

 

 

 

 

 

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