運用擴展DTCO框架評估半導體製程環境足跡
2022-04-22
作者
Marie Garcia Bardon、Bertrand Parvais，imec
由於晶片技術日益複雜化，所有度量指標隨著節點演進不斷增加。但DTCO框架讓業者能在量產之前很早的時間，就做出更具永續性的製造選擇。
一顆IC有多少環境足跡(environmental footprint)？時至今日，要回答這個問題仍不容易，因為至今仍缺乏可準確評估晶片製造對環境影響的全面性方法。而比利時研究機構imec開發了一種解決方案，透過擴展其設計-技術協同最佳化(DTCO)框架，可以估算當前和未來邏輯CMOS製程技術的能耗、用水量和溫室氣體排放量。
第一次分析顯示，由於晶片技術日益複雜化，所有度量指標隨著節點演進不斷增加。但DTCO框架讓業者能在量產之前很早的時間，就做出更具永續性的製造選擇。imec的初步研究結果已經在2020年的國際電子元件會議(IEDM)上發表。
日益受重視的半導體產業環境永續課題
半導體是密集使用能源、水、化學品和原材料的產業，在半導體製造過程中，會產生不同種類的排放物，包括像二氧化碳和含氟化合物這類的溫室氣體。為了最大程度減少該產業對環境的影響，並遵守各地方和全球的政策，在很長的一段時間內，環境、健康與安全(EHS)控制將成為每一家晶圓廠的重要組成部份。
基於對氣候變遷、資源枯竭和全球污染的日益關注，工廠和設備供應商要為更環保的IC製造做出更多努力。雖然EHS控制主要侷限於化學品、減排和水資源管理，但電子業者希望了解並減少其產品全部生態足跡的佔用。減少足跡還可確保業務的持續性──舉例來說，如果涉及到稀有材料──或許會為公司帶來競爭優勢。如今，許多公司仰賴像是生命週期評估(LCA)等方法，從材料採購到產品生命終結評估其環境衝擊。
缺失的拼圖：對(未來) IC的生命週期評估
然而，當前的LCA方法還遠遠不夠精確和完整，特別是運用在IC上。最新公佈的關於晶片製造中使用之物料平衡(mass balance)和能量流(energy flow)資訊，針對的是32奈米技術節點──這2010年代的主流技術，而目前與即將問世的CMOS製程技術環境資料很難取得。
已知的製程資訊大多源於片面，若不是來自設備或材料供應商，就是來自半導體晶圓廠生產後發佈的資訊，無晶圓廠IC業者完全無法取得資訊。所以，仍缺乏一種全面性方法，這對於在早期技術定義階段就納入對環境因素的考量，具有極大的挑戰性。
主要絆腳石：未來技術日益提升的複雜度
隨著製程節點演進而不斷提升的技術複雜度，使得CMOS製程技術對環境之影響的評估變得非常複雜。多年來，在晶片製造的所有步驟──包括前段製程(FEOL)、中段製程(MOL)與後段製程(BEOL)──都有新材料、元件結構、製程與設備的導入，以確保摩爾定律(Moore’s Law)的延續。而對於未來的製程節點，有無數的技術選項正在被探索，以確保能在進一步縮小邏輯單元面積的同時，也提升元件性能(即運作頻率)。
為了列印出更緊密的間距，微影技術已經從單次曝光193奈米(浸潤式)微影，進展到到雙重、三重甚至四重圖形化方法。EUV微影設備可用於7奈米節點並使製程步驟大幅減少，但並不是每一家晶圓廠都能實現這種轉移；要實現相同的間距，有多種製程路線可供選擇。對於未來的技術節點，30奈米以下的列印間距將需要多個EUV微影-蝕刻連續步驟。
在前段製程，FinFET已經成為7奈米技術節點的主流元件結構；對於下一個技術節點，imec認為(垂直堆疊)橫向奈米片(lateral nanosheet)會是發展方向，其次是叉型片(forksheet)元件架構與CFET (complementary FET)。
為了跟上前段製程的微縮，後段製程幾何尺寸也必須加速縮小——這導致金屬間距越來越小，導線的橫切面積也越來越小。多年來，互連層的數量和最密集金屬線的複雜性顯著增加，新的金屬化製程方案正在被探索，新的金屬材料也被導入應用，以降低最密集層的電阻係數。
從「快樂微縮」到設計-技術協同最佳化
伴隨這一演變而來的是DTCO：也就是設計-技術協同最佳化。大約在2005年前後，半導體社群仍活在一個「快樂微縮」(happy scaling)時代。在那時候，隨著電晶體不斷縮小，在功耗(power consumption)、性能(performance)、面積(area)和製造成本(fabrication cost；以上四項簡稱為PPAC)方面為整個系統帶來優勢。但自2005年以來，對於只有元件製造技術和設計必須共同最佳化、才能保持優勢的認知逐漸提升。
透過導入微縮加速器(scaling booster)的支援，DTCO能進一步縮小面積，不是在電晶體上而是在標準單元(standard cell)的層級上。所謂的微縮加速器，如自對準閘極觸點(self-aligned gate contact)或埋入式電源軌(buried power rail)，可進一步改善晶片不同部分之間的連結；但這也對前、後、中段的晶片生產步驟帶來影響。
內含永續性的DTCO：imec方法
如前面所述，DTCO框架可以作為環境指標分析的一個有趣基礎，這些指標可以與標準PPAC指標一併進行監測。DTCO考量了目前和未來IC技術的製造流程，那些可以和製程步驟和設備的相關環境資訊相結合，從而分析功耗-性能-面積-成本-環境(PPACE)的評分。
imec將電能消耗、超純淨水使用和溫室氣體排放，做為評估環境影響的主要指標。為了以這些指標擴展DTCO框架，imec團隊使用了自家12吋晶圓廠的資料，輔之以來自設備供應商生態系統的資訊。如此一來，不同的專有知識資訊就可以被串接起來。
其目的是對已經處於探索階段的不同製程微縮選項進行PPACE分析，以識別量產前的瓶頸、風險和機遇。這需要一種真正的整體性方法來進行正確評估；舉例來說，據了解每一台EUV設備所消耗的電力，大約是傳統193奈米(浸潤式)微影工具的十倍。但是，EUV將大幅減少製程步驟，故在計算總用電量時必須考量到這一點。
imec使用擴展的DTCO框架，對從28奈米到2奈米節點的不同製造流程和整合方案進行量化和基準測試。接下來將示範如何使用該框架進行更具永續性的製造技術選擇。
整體趨勢：能源、超純淨水與溫室氣體排放增加
製程技術微縮會持續為電晶體密度與更高速度帶來助益，在此同時，針對微縮任務的各種假設之PPACE分析顯示，從28奈米到2奈米節點，每片晶圓的用電(3.46倍)、純淨水消耗(2.3倍)與溫室氣體排放(2.5倍)都有顯著增加。更詳細的評估顯示，因為節點與節點之間的複雜性提升──製程步驟增加、微縮加速器的導入、金屬線數目增加，還有採用多重圖形技術的必要性──那些增加是確實會發生的。
圖中顯示不同技術節點的用電量，在前、中、後段製程都有增加；耗電的計算是以設備的實際平均耗電量乘以設備時間。
(圖片來源：imec)
在電晶體層級，被觀察的環境指標呈現下降，是因為標準單元進一步微縮、性能改善，但到了3奈米與2奈米節點，該種下降已經飽和。查看不同指標的結果，可以細部分析以追蹤最大的貢獻因素：在每片晶圓的能源消耗(來自於個別製程步驟之用電量的總和)方面，前、中、後段製程都呈現增加；以前段製程為例，閘極模組製造步驟似乎是最大的貢獻因素。
超純淨水在半導體製造中被用於濕式設備沖洗晶圓片，以及被用在化學機械研磨(CMP)步驟。這些步驟會隨著製程微縮而大幅增加，每一代節點的超純淨水消耗量可增加兩倍以上。溫室氣體排放量的增加趨勢也很類似，像是氟化物氣體──主要用於乾式蝕刻、清潔化學氣相沉積(CVD)的腔室，以及磊晶生長期間。
在那些最可能導致地球暖化的氟化物氣體中，又以六氟化硫(SF6)、三氟化氮(NF3)為主要貢獻者；隨著製程演進，CVD步驟增加，意味著NF3的使用量也更大。這增加了整體的二氧化碳當量(CO2 equivalent)──這是一個能以地球暖化潛力為基礎比較不同溫室氣體排放量的指標。
從應用於不同製程節點生產流程中的溫室氣體來評估約當二氧化碳排放量。
(圖片來源：imec)
當然，對於5奈米以下節點，晶圓廠的技術選擇仍存在不確定性。在我們的計算中，是假設EUV微影在後段製程導入，並加入像是埋入電源軌等微縮加速器，以及從2奈米節點轉向奈米片結構元件。該框架也能用來評估其他的技術微縮場景，但應該要結合所選技術的預測功能與性能來進行評估。
兩個特定案例：NF3減排與EUV處理量
此任務中所做的一些假設可能在不同晶圓廠之間有很大的不同；舉例來說，從這種分析所得的用電量，可以被用以得出約當二氧化碳排放量。當然，那些排放是根據用於發電的來源；在這項工作中，假設那些發電來源是固定的，但隨著晶圓廠從石化燃料為基礎的發電轉向可再生能源，節點之間的每片電力碳足跡成長需要抵銷。因此imec團隊進行了數種敏感度分析，以根據輸入變量的變化來判別目標指標如何受到影響。
一個例子是對NF3溫室氣體減排減排因子(abatement factor)的評估，假設為95%；這意味著有95%用於晶圓廠內的NF3氣體被燃燒或轉換，以防止其進入環境。但透過將減排因子改為99% (如最新的減排設備所宣稱的)，整體溫室氣體將會保持在接近2015年國際半導體技術藍圖(ITRS)所設定的目標。
圖中顯示EUV對製程複雜性(左)與用電量(右)帶來的影響。在每小時110片晶圓的處理量下，EUV總能耗接近採用193奈米氟化氬(ArFi)微影的四重圖形(SAQP)方法。圖中的SADP代表自對準雙重圖形(self-aligned double patterning)，LE代表微影蝕刻(litho etch)。
(圖片來源：imec)
擴展的DTCO框架也能用以設定目標，協助業者做出更環保的製造技術選擇。舉EUV微影為例，在一方面，EUV工具的耗電高於193奈米微影工具，但EUV設備的處理量(以每小時可處理的晶圓片數來表示)也比193奈米微影工具低，擴大了能耗包絡曲線。
但在另一方面，相較於193奈米微影結合複雜的多重圖形技術，像是自對準四重圖形(self-aligned quadrupole patterning，SAQP)，EUV單次圖形顯著減少製程步驟。新框架顯示，在進行關鍵後段製程金屬線的圖形化步驟時，EUV需要達到每小時110片晶圓的目標處理量，能源使用量才會與SAQP方法相當。
未來計畫
要取得完整的「環境圖」(environmental picture)，原材料提取與精煉的影響也應該要被納入DTCO框架中；而首度朝著這個方向進行的研究行動也已經展開。在這種情況下，imec研究團隊也將檢視在製程中採用新材料的影響，特別是那些被列為關鍵材料的項目。對材料而言，可以考慮使用回收材料，或是改善製程設備以最小化材料使用量。
imec團隊也計劃採用擴展的DTCO框架來評估其他技術的PPACE指標，包括非揮發性與揮發性記憶體。此外，該框架也能被逐漸擴展至系統層級──透過納入與封裝、3D IC、印刷電路板(PCB)與整體系統相關的指標。
本文同步刊登於《電子工程專輯》雜誌2022年4月號
責編：Judith Cheng
(參考原文：The Environmental Footprint of Logic CMOS Technologies，By Marie Garcia Bardon and Bertrand Parvais)
