實現系統級效能、功耗與面積的3D-IC小晶片設計

作者 : 益華電腦(Cadence Design Systems)供稿

在同一封裝中將晶片做3D立體堆疊,和使用矽中介層的多小晶片系統2.5D封裝,已經成為新的解決方案。當然,這兩種方式也面臨著各自的挑戰。

在邁向先進製程節點的進展中,硬體擴展不斷地受到挑戰,使得超大規模資料中心和人工智慧(AI)設計對運算效能和資料傳輸的要求,已經到了最高的程度。先進系統單晶片(SoC)在尺寸上已經到了光罩的極限,因此需要找到創新的解決方案來延續摩爾定律,並且降低功耗、提高效能。在同一封裝中將晶片做3D立體堆疊,和使用矽中介層的多小晶片系統2.5D封裝,已經成為新的解決方案。當然,這兩種方式也面臨著各自的挑戰。

3D-IC設計需求

觸及物理學的極限只是一個開端,在面對微縮的幾何面積所帶來的挑戰時,近來發展出的先進技術將可加大設計的擴展性。晶片設計人員必須開發新穎的異質架構,以便將它們運用到積體電路(IC)當中,使其產生更高效率和更大效用,特別是在超大規模運算、5G通訊、汽車和AI等市場領域。隨著FinFET技術的進步,儘管我們擁有性能更好的電晶體,但每個電晶體的成本和複雜性都也持續增加,這使得7奈米(nm)及更小的IC設計變得困難且昂貴。

一些先進的SoC,例如GPU、CPU和多核心AI晶片面臨的另一大挑戰,是它們的晶粒尺寸(die size)已達到標線限制,這表示單一晶粒已經無法在物理量度上,去整合大規模擴展像是邏輯功能、記憶體和輸入/輸出(I/O)這些模組,而這對於資料和運算等密集型的應用程序是至關重要的。這也使得管理相關成本和良率變得越來越困難。

基於這些趨勢,最終需要一種矽晶片分解方法,將不同技術節點中的多個小晶片組裝在一個封裝上。並非每個邏輯功能都需要被設計在最先進的節點中,因此,系統級封裝(SiP)正在成為一種可行的替代方案,其中類比和數位IP模組、甚至完整的IC和SoC,都可以透過再分佈層或矽基板層相互連接。

隨著晶粒之間(die-to-die)連接技術的改進,IC的3D堆疊是應對這些挑戰的另一種解決方案,因此獲得了極大的關注。在同一個共享封裝上的選擇性3D立體堆疊也廣被討論,因此,現在解決摩爾定律放緩的方法,更多的是透過晶片中的模組整合來驅動,而不是電晶體縮放。總之,多個小晶片和晶粒堆疊方法降低了整體一次性工程費用的成本,提高了設計功能和性能,也降低了功耗,透過有效使用Z方向堆疊克服了光罩尺寸(reticle size)限制,並提供了更靈活的IP使用模型,同時縮短創新產品的上市時間。

多個小晶片(Multi-Chiplet)/3D-IC設計挑戰

規劃、設計和分析此類多個小晶片SiP面臨著一系列的挑戰。使用現有的工具和方法,可以進行「分散式晶粒」(die-by-die)設計並連接中介層或重佈線層(RDL)上的部件。這是一種由下而上的方法,用於當今的多個小晶片設計中,其中不同的晶片和封裝是由各個專案團隊設計,選擇「現成的」IP,一切都在頂層聚合,這涉及到很多檔案的傳遞和資料庫格式交換。組裝完成後,一些頂層佈線是透過多種佈線解決方案來完成,這些解決方案可以執行特定角度的佈線形狀。

 

圖1:多個小晶片系統之系統級檢查。

 

但是,這種方法有一些限制:

  • 並非所有組件都設計為最適合相互連接或針對特定應用設計。這可能會導致對單個晶粒或小晶片進行昂貴的過度設計,從而降低整個系統的性能。
  • 必須有一種有效的方法來進行頂層聚合和設計模型簡化,以建構具有凸塊規劃和互連優化的完整系統,同時考慮到小晶片在封裝基板上的放置。很多時候,這一步驟會因為錯誤的設計模型簡化(incorrect abstraction),導致引起太多次的重複修改。
  • 小晶片創建的聚合系統需要系統級的驗證,儘管每個單獨的小晶片都通過了簽核檢查,例如靜態時序分析(STA)、電源、電子遷(EM)和電壓(IR)分析,但在系統中連接在一起的所有這些都需要額外的驗證。因此,「設計收斂」(design closure)涉及「系統級收斂」,以及額外的驗證檢查,例如翹曲(warpage)等長期影響就需要熱應力和機械應力檢查,對於在RDL或矽中介層上彼此相鄰放置的小晶片,就需要進行電磁干擾(EMI),以及訊號和電源完整性(SI/PI)分析。

整合性解決方案的需求——新一代3D-IC平台

這種多個小晶片系統的成功設計環境應該是整合性的,而且是模組化的。它應該能夠以由下而上的設計方法組裝多個小晶片,同時也可以使用由上而下的設計方法將系統視為一個整體,完整的將系統劃分為小晶片(如果需要的話)。它應該能夠妥善地整合,以便能在晶片和封裝兩個世界之間無縫傳遞資料,卻又能夠單獨實現和分析每個單獨的晶片,以進行晶片簽核和系統級收斂。換句話說,它應該預先掌握設計意圖、支援設計模型簡化,進而達到系統整體規劃的概念,獲得系統級效應(如熱和功耗)提供的早期反饋,並透過無縫實現和分析達到系統融合,同時考慮晶片和封裝效應。

新一代3D-IC平台是用於實現異質與同質2.5D和3D立體堆疊設計的規劃、實現和簽核,能夠整合多個小晶片的整合方案。該平台由多個模組化子流程組成,將系統級規劃和分析元素與實際實體設計和早期分析相結合,顯著提高了3D-IC設計的生產力。

 

圖2:Cadence的Integrity 3D-IC平台。

 

Cadence推出Integrity 3D-IC平台有以下幾個關鍵功能:

1.單一整合視窗、高容量的3D設計規劃和實現平台,用於處理晶圓代工廠支持的所有類型的3D-IC堆疊。

2.搭配Cadence Virtuoso和Allegro環境下強大的跨平台協同設計功能。

3.優異的流程管理器,用於設置早期功率-熱分析、跨晶片靜態時序分析和晶片間物理幾何結構驗證。

4.透過系統規劃器進行系統級設計的獨特階層規劃和優化能力。

5.透過內建TCL的即時直接整合功能與Cadence的Innovus實現系統合作完成設計堆疊管理、從晶片到封裝訊號對應,以及先進凸塊和矽穿孔(TSV)封裝規劃。

6.擁有強大的2D到3D晶片分割探索流程,可透過記憶-邏輯(memory-on-logic)功能電路和邏輯-邏輯(logic-on-logic)功能電路,進行同質堆疊晶片探索。

7.單一整合的3D-IC系統資料庫,用於管理多階層的3D-IC系統設計。

Integrity資料庫

建構3D-IC設計涉及使用者的大量資料管理。系統設計人員提供了有關I/O連接、晶片設計限制和中介層的資料,還有帶有凸塊(bump)位置的ASIC資料庫、帶有凸塊位置的封裝資料庫和晶圓廠技術文件。使用者必須管理許多不同的庫文件和格式,這是一個容易出錯的過程。

 

圖3:多小晶片設計的資料管理複雜性。

 

為了克服這種複雜性,3D-IC開發的核心是一個通用的階層式多技術資料庫,它將系統、封裝和基板與堆疊IC連接起來。該資料庫可以讀取屬於不同技術節點的多個技術文件。每個3D-IC元件的設計資料都保存和架構在這個單一的整合性資料庫目錄之下。原生整合性資料庫工具指令語言(Tcl)使讀取、寫入、更新、顯示和覆蓋設計資料庫和分析結果變得容易。Integrity資料庫是Innovus階層式資料庫的自然延展。因此,它還支持本身就是依照階層式而設計的數位晶片。

頂層(Top-Level)系統規劃與設計聚合

Integrity 3D-IC平台包括了系統規劃,它可以針對由多個基板、元件和物理設計類型組成的系統級設計進行建模。來自不同製程技術的不同晶片元件(die devices)可以聚合在一起,用於系統級規劃和管理。

系統規劃器管理不同元件之間的物理和邏輯關係。可以創建定義出接觸層和接觸凸塊,來導入和管理每個網絡的物理接觸點。網路可以在連接的元件之間傳播和映射,以形成晶片到晶片的連接,以及與頂層系統設計的連接。可以透過為每個元件和頂層設計創建或導入網表或管腳定義文件(pin-mapping files),來組裝系統級網表。頂層網表(Top-level net)名稱可以在設計週期中定義和管理。這些功能使系統規劃器的運作環境,在進行3D-IC系統設計創建、組裝、分析和管理時更為理想。系統規劃器用於組裝、配置和同時管理多晶片設計專案。

 

圖4:分層規劃與系統級設計優化。

 

2D到3D分區和實現——自上而下的方法

在一些多個小晶片設計中,小晶片的劃分是預先確定的,但在其他一些情況下,可以將原始晶片設計,透過2D設計拆分為3D立體設計過程中,進行功率、效能和面積(PPA)的改進探索。一種方法是在架構上以手動方式執行此操作,先定義哪些邏輯電路在頂層晶片上,哪些在底部晶片,然後進行3D堆疊設計。另一種越來越流行的技術是將設計中的所有功能模組單元(macros)都放在一個晶片中,而將所有標準元件單元放在另一個晶片中。

由於眾所周知的摩爾定律「記憶體牆」(memory wall)的瓶頸,也就是晶片記憶體的大小和速度,無法趕上處理器設計中電晶體數量的成長速度,因此將記憶體晶片鑲嵌在邏輯晶片的頂部成為一種流行的3D堆疊法,用於改善記憶體存取延遲的狀況。

Integrity 3D-IC利用Innovus設計實現中獨特的混合佈局技術將記憶體功能模組單元從2D設計中分離出來,並自動將其分區並實現為兩個同質層,頂部有一個記憶體晶片,底部有一個帶有標準元件單元的邏輯晶片。由於某些邏輯功能(例如測試邏輯)可能需要與儲存器駐留在同一晶片上,因此該流程還透過有選擇性地將設計實現中獨特的混合佈局技術將記憶體功能模組單元和邏輯分區分配給不同的晶片,讓用戶得以控制。該流程依賴於3D混合佈局、凸塊分配、和設計時的物理展開,以實現完全佈局的時序感知堆疊設計。一旦完成之後,用戶可以繼續運行標準佈局實現步驟,如時脈樹綜合(CTS)、優化、佈線和佈線後各項步驟,作為正常的佈局和佈線流程來完成3D設計實現。

具有特殊佈線和SI/PI分析的矽中介層實現

如今,許多多個小晶片組合使用2.5D整合或使用RDL或矽中介層來連接多個小晶片。矽中介層通常位在帶有被動元件的較成熟技術節點中,這使得它們更容易製造,並且尺寸可以更大。中介層的物理實現涉及晶片之間的佈線(例如,HBM和ASIC之間)或晶片和封裝基板之間的佈線。有些全佈線性的挑戰是空間壅塞和可用佈線金屬層數量有限。此外,這些路由通常必須經過比晶片片上(on-chip)佈線更長的距離,因此它們必須有直線連接,不能轉折,並且必須掌控訊號完整性。根據所設計的訊號類型,也需要屏蔽一些長距離走線訊號和排線。

Cadence的NanoRoute是一個統一佈線和互連優化的自動佈線器解決方案,可幫助用戶在數位化實現過程中,快速實現同步時序、面積、訊號完整性和可製造性收斂。NanoRoute利用其高頻擴展,具有處理特殊佈線管理的能力,例如長度匹配、電阻匹配、河流形佈線(long river routing)、屏蔽、45度佈線等。它提供了一個全自動佈線解決方案,具有高屏蔽率(接近100%)、均勻分佈的線長、和最少的過孔數(via count)。它將有網格的佈線器性能特徵與離網靈活性相結合,它同時基於對時序、面積、功率、可製造性和良率的3D影響,進行評估和優化互連拓撲,從而實現矽中介層,此外也完成了先進或成熟製程技術的高效能設計。這確保了設計流片和生產晶片的平穩路徑,同時評估和優化訊號完整性、生產意識、佈線和時序等相互依賴的目標,以加快設計收斂,同時保持設計的原始構想。

與類比IC和封裝佈局工具協同設計

對於類比或射頻(RF)設計,主要的設計實現平台是Virtuoso環境。Integrity 3D-IC透過系統規劃器與Virtuoso環境連接,完成的設計可以將凸塊中的資料傳遞出去,並讀取到Integrity 3D-IC平台中的另一個晶片,從而為第二個晶片上的連接凸塊創建最佳位置。透過OpenAccess已有的資料交換能力,進一步被用來在Virtuoso和Integrity 3D-IC環境之間交換設計資料。

IC封裝是矽晶片、封裝到電路板設計流程中的關鍵環節,Allegro環境為PCB和複雜封裝的設計和實現提供了完整且可擴展的技術。Cadence的IC封裝設計技術使設計人員能夠優化複雜的、單晶片和多晶片打線封裝和覆晶封裝設計,以降低成本和提高性能,同時滿足較短的專案時程。Allegro環境中的IC封裝資料庫可以直接導入Integrity 3D-IC平台,用於與中介層和基板的凸塊連接。這樣可以在單一環境中考慮整個系統的同時,進行封裝協同設計,使得封裝設計步驟可大幅簡化。

早期系統級簽核

在建構3D系統時,早期簽核分析是獲得系統級反饋,以及在架構選擇期間進行設計更改的關鍵。除了靜態時序和功率、電子遷移、IR分析和實體驗證等標準分析之外,堆疊晶片系統還需要額外的簽核檢查,包括熱分析和翹曲機械應力分析。Integrity 3D-IC提供了流程管理器,可引導用戶完成與3D-IC設計相關的不同分析設置。

熱分析流程

3D-IC設計的性能取決於3D-IC系統組件之間的熱行為和溫度分佈。Cadence Celsius支持熱分析的各方面需求,能夠快速準確地識別IC封裝和PCB中的熱問題,包括堆疊晶片系統。它包括一個強大的有限元素分析(FEA)場求解器,用於分析瞬態和穩態、複雜固體結構中的熱傳導,並利用運算流體動力學(CFD)引擎進行對流和輻射傳熱分析。3D FEA場求解器可為任何3D結構提供準確的熱傳導分析和電氣模擬,例如帶有凸塊或打線接合的複雜封裝、連接器,以及連接器到PCB的過渡。

電源分析流程

將電流傳輸到每個晶粒並穿過其他晶粒的供電網路,是3D-IC最重要的功能之一。3D-IC設計的性能在很大程度上取決於多個晶粒之間的功率分配/分佈和壓降(IR)效應。Integrity 3D-IC能夠對3D-IC設計執行先軌分析(ERA),提供具有詳細設計和優化連接的多晶片堆疊資料。它使用Cadence Voltus IC電源完整性解決方案的功能,可在供電網路(PDN)上提供準確、快速和大容量的分析和優化技術或晶片的電網。它與Cadence的Sigrity XtractIM和Sigrity PowerDC技術整合,用於晶片-封裝-電路板總功率簽核協同分析,包括2.5D矽中介層和3D-IC技術。

靜態時序分析流程

對於多個小晶片而言,重要的是在每個晶片上單獨關閉時序,並對穿過晶片的任何同步路徑進行計時。直接晶片堆疊縮短了互連,但增加了建模3D堆疊結構(如矽通孔和微凸塊)的複雜性。

Cadence的Quantus提取解決方案可對所有3D結構進行建模,並使用標準ICT技術文件,以及進程間技術文件,創建多個標準寄生交換格式(SPEF)。提取單個規範文件後,Tempus時序簽核方案提供快速的多晶片靜態時序分析(STA)功能,以及獨特的分佈式處理和雲端功能。Tempus方案能夠為片上(on-die)介面使用邊界模型抽象,並且能夠執行晶粒間互連的延遲計算。此外,堆疊晶粒設計必須考慮各種製程電阻電容寄生效應組合(RC corners),確保所有流程變化都有考慮到,以便進行準確的時序分析。Tempus使用特殊技術進行晶粒間路徑分析和調整以優化簽核組合(signoff corners)。最小化的資料庫設計和降低簽核組合複雜性,提供了準確的分析結果,而不會犧牲設計性能,並加快設計時序收斂。

結論:達成系統級效能、功耗與面積(PPA)

所有系統級分析工具的早期反饋,是3D-IC平台一個關鍵性差異。這種反饋可以納入規劃和實現階段,以在2.5D/3D配置中更改小晶片位置,它可以影響2.5D/3D配置中的晶片選擇,最重要的是,它可以影響功率、單元密度和時序優化。例如,如果基於功率密度向量的準確電熱分析反饋可行的話,晶片堆疊設計人員可以更改佈局規劃,同步切換模組就不會堆疊在彼此的頂部。來自時序分析的早期反饋,會影響每個晶粒中優化其他物件時所需的條件。簡而言之,設計流程中,當正確點能夠反饋出有用的系統級分析訊息時,可以避免在任何3D-IC配置中,因為小晶片過度設計和臨界誤差所付出的高昂代價。

摩爾定律已經放緩,但它影響了多個小晶片設計的普及,以便在無須傳統製程縮放的情況下產生更高的頻寬、更低的功耗和更小的面積設計。當今可用的各種單點工具和方法僅解決了設計3D-IC中一部分複雜的挑戰。在設計3D堆疊或2.5D配置時,當前的方法是擴展成3D維度。Cadence Integrity 3D-IC平台是業界首個用於系統規劃、設計實現和準確早期分析的整合型解決方案。它透過統一的階層式數據庫,利用Cadence業界領先的數位、類比和封裝和簽核技術、透過在規劃和實現流程的早期提供系統分析、和智慧實體驗證反饋,發展出3D-IC平台,可提供真正的由3D-IC系統驅動的PPA,同時避免成本高昂的過度設計和3D-IC系統中單個小晶片的臨界誤差。

(本文由Cadence Design Systems提供)

本文同步刊登於《電子工程專輯》雜誌20224月號

 

 

 

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