5年後真能出現1nm電晶體?

作者 : 黃燁鋒,EE Times China

半導體製造產業有個有趣的事實,就是幾乎所有人、所有企業都對未來過分樂觀。導致現在在尖端製程上,幾乎沒有什麼新技術可以真正如期交付…

半導體製造產業一直在嘗試解決的一個問題,就是如何在單位面積內塞進更多的電晶體。要解決這個問題有很多的思路,比如把電晶體做更小(製程),或者把電晶體的排列、佈線等方法改改(scaling booster),也可以把die疊起來(先進封裝),或者還可以考慮引進新材料——目標當然也是把電晶體密度提高。 這兩年媒體討論比較熱的主題是先進封裝製程,封裝是製造之後的事情。原因很簡單:要把電晶體做小已經沒有過去那麼簡單,所以產業探討的重心有一定程度的偏移。 不過無論如何,半導體製造熱議的「尖端製程」本質還是在於把電晶體做得更小。所以我們寫了那麼多文章來談7nm、5nm、3nm製程。電晶體在縮小的過程中,除了物理尺寸變小作為製程進步的常規指標;另一個比較多人關注的話題是電晶體結構的變化——或者說電晶體外形在變。 22nm製程以前的Planar FET電晶體,現在常見的FinFET電晶體,以及很快就要見到的GAAFET電晶體(或稱nanosheet FET,以下所有表述都將以nanosheet FET來替代GAAFET),就是電晶體在「變形」。從IEEE的國際元件及系統技術藍圖(International Roadmap for Devices and Systems)來看,GAAFET不出意外會有3個節點的壽命,也就是3nm、2nm和1.5nm,延續時間預期是到2028年。  

(來源:Alessio Spessot, et al. Device Scaling roadmap and its implications for Logic and Analog platform. 2020 IEEE BiCMOS and Compound Semiconductor Integrated Circuits and Technology Symposium. DOI: 10.1109/BCICTS48439.2020.9392980)

  而在此之後會有一種CFET (complementary FET)電晶體在1nm節點問世,替代nanosheet FET。但imec就不是這麼看的,imec認為nanosheet FET電晶體會延續到2027年,隨後會由forksheet FET接替;而CFET則將於2029年出現。這篇文章將主要基於imec的研究報告來嘗試探討,未來的電晶體結構可能往怎樣的方向發展。 需要免責聲明 半導體製造產業有個有趣的事實,就是幾乎所有人、所有企業都對未來過分樂觀。導致現在在尖端製程上,幾乎沒有什麼新技術可以真正如期交付。所以筆者得寫個(虛偽的)免責聲明。萬一5年以後,nanosheet FET都還剛剛接近成熟,那也沒有責任(笑)。 不光是晶圓代工廠針對新製程發佈時間,普遍在對客戶和股東放衛星(比如Intel 10nm比預期晚了3年,三星3nm實際延後至少1年);還在於尖端製程的技術難度正大幅提升。台積電最近才剛剛說了,預期N2節點風險生產是2024年,2025年末才可能量產;則真正見到N2,起碼也得是2026年了(且極有可能2nm比預想得來得更晚)。而N2將是台積電的首個nanosheet FET結構電晶體,你相信2027年nanosheet FET就會淘汰嗎? 實際上早在2018年,當時大家都還不確定nanosheet FET是否會成為接替FinFET的電晶體結構。畢竟考慮採用新的電晶體結構時,高遷移率、低漏電、低電壓閾值、低供電電壓等問題都需要納入考量。彼時GAAFET、NCFET (negative-capacitance FET)、第三代半導體都正被熱議。 即便單是GAAFET,nanowire FET和nanosheet FET誰更靠譜都還在爭論。當時的專家普遍預測4nm和3nm製程大概會在2020年上市,回頭看當時的我們實在是太天真了。當年imec就是GAAFET支持派,不過他們對於這種形態的電晶體預測為僅可應用1~2代節點,到2nm之時3T標準單元高度就會讓GAAFET舉步維艱。 事實和預期相差得還是有些遙遠,畢竟幾nm節點皆人為定義。FinFET實則延續到了3nm節點(Intel與台積電),而2nm才剛剛開始應用nanosheet FET又有誰能想到呢。可見不管是2018年,還是現在做電晶體結構預測,大概都不是特別可靠。 聊聊明年就來的GAAFET 三星即將在3nm製程節點採用nanosheet FET結構電晶體。不過基於對電晶體結構進化更進一步的認知,本文再花少許筆墨談談這種把FinFET的fin翻轉過來橫置的電晶體結構。  

(來源:Wikichip Fuse)

  對於早期傳統planar FET電晶體來說,隨著製程發展,閘極長度(gate length,Lg)越來越短,到20nm製程前後已經有了短通道效應這種比較顯著的問題,也就無法進行有效的靜電控制。所以22nm時期FinFET出現了,fin伸了出來(上圖橙色部分),有效加大了通道接觸面積。與此同時,只要把fin做得更高,那麼更寬的有效寬度就能提升輸出電流。 在進入3nm節點前後,FinFET結構本身也開始暴露問題。首先是隨著gate length的進一步變短,FinFET結構也很難再提供有效的靜電控制。  

單元的尺寸進化。

(來源:imec)

  第二個問題在於fin的數量——針對這個問題,需要理解一個基本概念:單元(cell)。多個電晶體(及其上的互連結構)構成一個標準單元——可以把單元看做是一個功能模組。而單元的大小實則才真正決定了其面積效益有多高。有個詞為scaling booster,是指不縮小電晶體,而是對單元做調整,也能提升某一個製程節點的電晶體密度。 Scaling booster方案有一招就是縮減單元高度,以「T」(track)為單位來計算高度。目前相對緊湊的6T高度標準單元,每個元件只用到2個fin。未來要往單個fin發展怎麼辦呢?fin數量的縮減實則也就限制了fin的有效寬度,這就是FinFET遭遇的第二個問題,fin數量再減,問題就變得更大了(所以應該期待台積電3nm製程如何更充分挖掘FinFET潛力)。  

(來源:Lam Research)

  於是nanosheet FET電晶體出現,相當於把原來FinFET的fin水平橫置——以前稱fin,掉個方向就叫nanosheet了(上圖)。因為nanosheet被gate四面環抱,接觸面更大。單位面積內,有效寬度得到增加,提供更好的通道控制。 談談scaling booster Intel 10nm製程文章詳細介紹過scaling booster,很多晶圓代工廠也經常在IEDM之類的頂會上介紹自家的scaling booster方案。畢竟這是在電晶體本身結構不變、尺寸也基本不變的前提下,能夠提升整體電晶體密度的方法,而且可能提升還非常大。例如三星5nm相比7nm製程,電晶體本身的物理尺寸基本不變,但scaling booster使其電晶體密度也有了全面的提升。 在FinFET轉往nanosheet FET之後,6T高度的標準單元能夠變為5T——但這種變化實際上也需要scaling booster的參與。imec在去年題為Device Scaling roadmap and its implications for Logic and Analog platform的研究報告中提到,縮減單元面積可以採用buried power rails和wrap-around contacts之類的方案。     一般供電的電源軌(power trail)是在晶片的BEOL階段互連金屬線層級才部署。而buried power rail (BPR)嘗試的是把電源軌「埋」進STI (shallow trench isolation)和基板中。據說能夠達成更低的電阻,關鍵是尺寸更自由。這麼做使電源軌的製造過程,不再位於原本的M0互連層,而是埋於FEOL (front-end-of-line)工序,為後面的互連預留了更多的佈線資源。 imec介紹的另外一種名為wrap-around contact的技術,則是相關於源極汲極的接觸方案——和buried power trails是配套的。這種方案能夠進一步降低接觸電阻,可應用於nanosheet FET (先前FinFET應用了一種名為Diamond Epi Contact的方案)。 接下來可能是forksheet FET imec這兩年似乎一直在堅持,nanosheet之後肯定要出現一個變種的forksheet FET。imec認為,要基於nanosheet FET實現尺寸縮減,就必須考慮把nFET和pFET隔離做得更加緊湊才行。一般來說n-to-p的分隔最小距離是有限制的,FinFET和nanosheet FET結構都難以突破這種限制。如FinFET需要大約2個dummy fin的間隔,來將n和p分開。對於標準單元而言,就要佔據最多40~50%的空間。 forksheet FET的提出就是為了解決這個問題。本質上forksheet FET仍然算是nanosheet FET。只不過這種新型結構有一堵「牆」會將nFET和pFET隔開。這就是「forksheet」名字的由來,而且這麼做的確讓n-to-p的間隔變得更為緊湊。  

(來源:imec)

  這堵牆實際上就成為自對準gate,以及接觸點(contact)的天然屏障,它阻隔了鍺化矽等向性蝕刻(isotropic etch),以及gate WFM (work function metal);形成了垂直堆疊的三閘(tri-gate)結構,如上圖所示。 據了解forksheet FET電晶體的製造流程,大部分都和nanosheet FET類似,只不過針對中間那堵牆的成型需要一些額外的步驟。從製程層面來看,它也能帶來一些額外的好處,比如填充WFM金屬層的流程得到簡化。對性能和功耗帶來的好處自然一方面在於節約了部分面積,單元高度可從5T下降到4.3T (單元面積縮減20%);而且相較nanosheet FET,性能有所提升,因為減少了gate-drain的重疊,也就降低了米勒效應的影響;節省的空間如果拿來加寬nanosheet,那麼也可以提供更好的性能。 另外imec還宣傳說,forksheet對於SRAM bitcell來說也能帶來較大的面積效益。 前兩年imec在宣傳forksheet FET有多好的時候提到,這種結構的元件目標是2nm製程。借助TCAD模擬,達成42nm閘極間距(Contact Poly Pitch,CPP)、5T標準單元、金屬間距16nm,外加前面提到的scaling booster (buried power rails與wrap-around contacts)設計,則相較於nanosheet FET,相同功耗下可達成10%性能提升,相同速度下達成24%功耗下降。不過和晶圓代工廠一樣,這些數字近兩年好像又有了調整...「沒個準」才是個常態。 起碼5年以後的3D「折疊」電晶體 業界比較矚目的新結構元件應該是CFET (Complementary-FET),雖然可能短期內是不大能看到。這是一種完全體的3D結構元件,CFET就元件等級的結構來探討時,其討論維度和FinFET、nanosheet FET其實不大一樣(亦即它更像是單元或者block層面的3D結構調整)。  

(來源:imec)

  單元高度在5T以後要縮減很大程度受制於所謂的rountability問題,「可佈線性」或者說走線可施展的餘地,CFET的誕生很大程度是對這一問題的最佳化。CFET是把nFET「折疊」到pFET上面(所謂的sheet-on-sheet),也極大程度消除n-to-p間距。從上方示意圖來看,是將nFET與pFET 3D結構化,更充分地利用了3D空間。 折疊過後多出來的單元空間,可以用於提升性能,或者就是單元本身面積減少了。基於這樣的堆疊,達成了2層本地互連,對於單元內部的走線而言,其實也提供了更高的自由度,單元間連接走線當然也有幫助。所以總的來說,CFET有更好的設計彈性。 業界對這種結構元件的探討這兩年也非常多樣。比如說留給BEOL佈線的空間有多大,以及從性能分析來看CFET相較FinFET究竟怎麼樣。與此同時,CFET同樣對SRAM面積縮減很有價值,有研究報告提到其潛在的面積紅利能夠達到50%。這是CFET被看好的很重要的一點。 imec的評估提到,基於FinFET的4T CFET能夠超過5T「標準」FinFET電晶體標準單元的性能與功耗表現。如果是基於nanosheet的CFET,還會提供更多的性能紅利,包括將單元高度降到3T等。顯然類似CFET這樣的結構,DTCO在後續的尖端製程節點上會非常重要。 更遙遠的未來 有一種2D材料FET正在開發中,2030年以後才可能看出成果。這種2D FET的與眾不同之處在於,通道是基於TMD (transition-metal-dichalcogenide,2D過渡金屬硫化物),例如二硫化鉬或者二硒化鎢之類的材料。TMD可以達成更薄的通道,實現gate length的縮減,以及高通道遷移率。 去年IEDM上,Intel曾介紹過採用nanosheet FET的2D材料FET元件。不過現在談此類方案可能還為時過早,畢竟僅是材料方面的工程問題就一大堆。除了這些,還有一些廣為人知目前僅在實驗室裡的碳奈米管FET——由微小的奈米管來構成通道;還有像是垂直FET (vertical GAAFET)——從方向上是gate環抱住源極和汲極……雖然其中的很大一部分可能永遠都只會停留在實驗室階段。畢竟即便是前面這些談到的近未來的元件結構變遷,都仍舊面臨著大量的工程問題待解決。最終能否提槍上馬、大規模量產都需要打問號。 不過人類工程研究的厲害之處在於,似乎在說某項技術發展到頭之時,總會有柳暗花明又一村的緩解方案來為電子產業續命。就像幾nm製程節點「到頭」喊了這麼多年,其實也總沒有到頭。更何況,不是還有先進封裝、AI技術、DSA之類的東西在當後備軍嗎? 本文原刊登於EE Times China網站      

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