Intel 4製程可以算是4nm嗎?

作者 : 黃燁鋒,EE Times China

市場當前格外關注Intel 4製程的推進情況。先前對這代製程的實現細節一無所知,僅知Intel 4是Intel首個採用EUV微影技術的製程、比Intel 7能實現每瓦性能20%提升…

自從英特爾(Intel)在半導體製程技術上開始落後台積電(TSMC),以及Pat Gelsinger上任CEO以來,Intel對於自家製程技術的「未來」宣傳變得越來越積極。各種會議上不停預告著新製程很快就要誕生,生怕市場質疑Intel不行。 前不久舉辦的Intel Vision大會真正的亮點在於,Intel在現場展示了代號為Meteor Lake的第14代Core處理器——Intel當時表示這顆處理器已經點亮,雖說正式上市還是要等到明年,畢竟第13代Core都還未發佈。  

透過先進封裝技術將多個die「黏」起來的第14代Core。

  看得出來,這是Intel為提振市場信心的又一次「未來」宣傳:Meteor Lake處理器除了會採用chiplet與先進封裝技術,更重要的是,其上最為重要的一片die會採用Intel 4製程(compute die)。Intel在活動上率先展示Meteor Lake實體晶片,就是為了向市場證明:新製程進展順利,完全可以依照先前的計畫按時上市。可見Intel先前所說2025年要奪回半導體製程的皇冠,還是有點眉目。 最近Intel在VLSI技術研討會上,提出更多Intel 4製程的細節。在去年Intel製程改名以前,Intel 4還被稱為7nm;而7nm製程的延後,又與其10nm的遲遲未能步入成熟有莫大關聯。10nm與7nm的延後導致原本領先競爭對手數年的歷史結束,所以Intel決心在尖端製程上做更快的速度推進,近幾年要完成Intel 4、Intel 3、Intel 20A、Intel 18A多個製程的演進。 市場當前格外關注Intel 4製程的推進情況。先前我們對這代製程的實現細節是一無所知的,僅知Intel 4是Intel首個採用EUV微影技術的製程、比Intel 7能實現每瓦性能20%提升,以及Gelsinger宣佈去年二季Intel 4進入tape-in階段。這次公開Intel 4的更多技術細節,以及前不久Meteor Lake晶片的亮相,都在傳遞積極訊號。 事實上,市場比較關心的是Intel 4相較於另外兩家晶圓代工廠的4nm和3nm製程,究竟定位如何;Intel 4的這個「4」是否名副其實。 有關2倍電晶體密度提升 先前Intel調整製程演進策略以後,分析師普遍猜測Intel恐怕不會再以過去那麼激進的步伐,來更新自家的製程技術。比如Intel的10nm製程,相較14nm,電晶體密度提升2.7倍——這在台積電和三星(Samsung)看來,恐怕都是過於激進的數字。所以就電晶體密度方面,Intel未來應當會以更小的邁進步伐,來確保更穩健的技術推進。  

其中Intel 7製程的CPP有兩個值,TechInsights先前的分析指出不同代的10nm製程,CPP間距有差異;初代10nm的CPP為54nm,而10nm SuperFin出現了60nm的版本,到Intel 7似乎已經不再啟用54nm的CPP;同代製程內的電晶體變得更稀疏也並不稀奇。

  上圖提供了Intel 4的(HP單元庫)元件及標準單元(cell)的關鍵尺寸變化。包括gate pitch (閘極間距)、fin pitch (鰭間距)、MMP (最小金屬間距)之類的資料,對應於Intel 7,尺寸都相當於後者的0.75~0.88倍左右。 高性能(HP)單元庫的單元高度240nm,相比於先前Intel 7達到了0.59倍的尺寸縮減。單元高度 × CPP,得到對應的單元面積為12,000nm²——這個值相比於Intel 7剛好是約為0.5倍,所以Intel官方說電晶體密度提升了2倍。 這裡有兩個疑惑。其一,我們知道現在不會用這種方法來計算電晶體密度。Intel實際上也沒有提供確切的MTr/mm² (百萬電晶體每平方毫米)資料。其二則在於,Intel只提到了HP庫的資料——一般來說,同代製程節點裡,高性能單元的電晶體密度是比較低的HP庫通常越大,有更高的驅動電流,密度就更低)。高性能單元通常應用於處理器內,對性能有明確需求的關鍵路徑。而日常所說的「電晶體密度」是指高密度(HD)單元——高密度單元的電晶體密度顯著更高,但性能會稍差,可應用於諸如uncore之類的部分。 比如說Intel 10nm製程,官方提供電晶體密度為100.8MTr/mm²,這就是指HD庫;而HP單元庫密度為80.61MTr/mm²;還有一種超高性能(UHP)單元庫的電晶體密度為67.18MTr/mm²。這次Intel提供有關Intel 4的資料是其中的HP單元庫。這樣算來,Intel 4的HP庫密度大約應該在160MTr/mm²左右。 Intel表示將來會提供MTr/mm²資料,大致上就是2倍關係。其實HP庫的資料對宣傳不利,畢竟主要宣傳的是HD庫。那Intel為什麼沒有提HD庫呢?Intel 4節點只提供HP單元,而沒有HD單元。 聽起來是個蠻詭異的事。不過先前Intel就在投資者會議上提到,後續製程要採用「模組化設計架構」,讓製程演進節奏更快。所以HD庫準備留到Intel 3製程實現;而Intel 4會成為徹底的HP節點。那Core、Xeon處理器上的部分I/O、uncore部分怎麼辦呢?總不能都用HP庫吧?  

Intel連compute die的die shot都公佈了。

  實際上,先前展示的Meteor Lake的chiplet方案就已經說明,第14代Core只有核心的compute die會採用Intel 4製程,其餘的die會基於不同的製程,包括Intel自己更早的製程,以及台積電的先進製程,這也是chiplet的主要價值所在。另外,Intel未來作為晶圓代工廠(IFS)向客戶提供服務的主要將是Intel 3——而Intel 4在大部分情況下是給自家用。 從這個角度來看,chiplet的發展趨勢實則讓近代尖端製程的比較顯得更複雜了。 和台積電4nm製程的簡單比較 IC Knowledge基於分析,提供了Intel 3製程的HD單元的電晶體密度資料:他們認為Intel 3和Intel 4相比,HP單元還會有1.07倍密度提升,而相比Intel 7在HD單元上,則會有1.4倍密度提升——單HD單元的密度提升還是比較保守(IC Knowledge的預測可能值得商榷)。  

(來源:IC Knowledge)

  另外,IC Knowledge也提出Intel 4和台積電5nm、3nm製程部分關鍵資料的比較,如上圖所示。台積電N5 HP單元CPP間距51nm,M2P (Metal 2 Pitch)間距34nm,單元高度9T。從CPP × 單元高度資料來看,以台積電的節點命名標準,Intel 4算是名副其實的4nm製程,介於台積電N5、N3之間。單純就面積資料,Intel 4其實更接近台積電3nm製程。 在元件尺寸縮減,另外值得一提的是,除了邏輯電路,Intel也提到SRAM單元,Intel 4節點有兩種SRAM單元:其中高密度單元(HDC),比上一代大約是其尺寸的0.77倍;高電流單元(HCC)的尺寸縮減幅度不明。 元件、單元尺寸之外的另一個重要指標是性能和功耗。IC Knowledge預測,Intel 4在性能方面可能還會略優於台積電N3。而基於三星當前公佈的資料,Intel 4的高性能單元密度也會高於三星3GAE。但在此還是重申一點,間距和密度資料並不能真切反映製程節點的性能和功耗表現,且IC Knowledge的資料也未必是準確的。     Intel官方給出的性能提升資料如上圖所示,橫軸為頻率、縱軸為總功耗。同功耗下,Intel 4比Intel 7在時脈頻率方面最多可提升21.5%;同頻率下最多降低40%的功耗。 具體的值為相對於Intel 7製程0.65V的同功耗下,頻率能夠提21.5%,往後區間的百分比收益會降低:如0.85V,同功耗的性能收益收窄至10%。另外,更高閾值電壓(8VT)設計的單元能夠以更高的總功耗換得額外5%的性能。 從功耗的角度來看,在大約2.1GHz頻率下,Intel 4可以達成40%的功耗降低——更高頻率區間也會有收益遞減,不過從Intel的圖來看似乎表現相當可期。或許明年的第14代Core低壓版處理器就能達成前所未見的Windows筆電續航時間了,這是現在的Windows PC用戶對Mac用戶分外眼紅的一點。 有關EUV、金屬互連層、鈷材料改進 眾所周知,Intel 4是Intel第一個要採用極紫外光(EUV)微影的製程節點,所以Intel自然不會忘記提EUV微影相關資訊。不過Intel這次提供的相關EUV微影資訊其實並沒有太大的價值,基本就是在說EUV對製程的幫助。Intel並沒有提到哪些層、或是有幾層應用了EUV微影技術。     EUV微影相比於先前DUV多重曝光的價值,最直接的無非就是製程流程步驟減少了。Intel表示EUV覆蓋的生產流程裡,步驟減少了3~5倍。另外EUV微影具備更高的圖案保真度,實現更高的製造良率。所以從兩方面來看,能夠在大規模生產過程裡節約良率和時間成本——雖然前期投入,EUV的成本還是會更高。     Intel還特別談到對於良率方面的協助細節,比如說下層金屬層在具體的製造流程中每一步都需要對齊。而EUV技術之下,金屬層對齊操作次數顯著減少,自然就增加了產量和良率。 Intel 4的前端和後端製造流程都用了EUV。Intel的資料是比Intel 7 (DUV多重曝光)減少了5%的流程步驟,減少20%的掩膜數量。如果不用EUV微影的話,Intel 4所需的步驟和掩膜數量反而還會更多。作為參考,先前台積電在談N5製程時首次談到因為EUV製程的採用,掩膜數量從7nm的87層,降低到5nm的81層——如果沒有應用EUV微影的話,Wikichip預計N5可能需要115片掩膜;N5製程用到了14層EUV微影層。     再來談談金屬互連層的改進。早在10nm時代,Intel將部分偏底層的金屬層上原本的銅線換成了鈷線。有分析師認為,Intel在10nm時代採用鈷的激進行為,是導致10nm製程延後和遲遲不見成熟的根源之一——美國應用材料也提過,先前曾建議Intel不要過早採用鈷。 簡而言之,導線中心的主體部分換用鈷的主旨,更多在於解決越來越細的導線所致的電遷移問題。不過大約在實施難度上比較大,以及鈷相比銅還是有著更高的電阻率,Intel這次換用一種名為eCu (Enhanced Copper,加強銅)的材料,應該是一種銅外部覆蓋鈷的方案(更外部的阻隔層為鉭)。     據說這麼做能夠吸取兩種材料的長處,包括緩解電遷移問題,同時還能利用銅本身的性能。雖說比單純的鈷,這樣的方案在緩解電遷移致電阻升高甚至斷連的問題方面,表現會略有不及,但仍有超過10年的壽命。所以Intel 4的互連導線雖然相比於Intel 7變得更細,但電阻值並沒有發生多大變化。 Intel 4製程的互連金屬層部分,底下Metal 0到Metal 4的5層都會採用這種eCu方案。另外,Intel 10nm的閘極填充也用到了鈷(與鎢);但Intel 4已經完全不在這部分採用鈷,而回到了單純的鎢。     金屬層部分改進中,值得一提的是Intel 4的金屬互連層增加到了16層,比Intel 7多出1層(Metal 15);此外最上方還有兩層電源佈線的所謂「巨大」金屬層(GM0、GM1),間距分別在1,080nm和4,000nm。 在金屬互連層更高層,10nm SuperFin就開始採用一種名為SuperMIM (metal-insulator-metal)的電容。MIM用於對抗相對高負載時的Vdroop掉壓,發揮維持持續頻率的作用。當時Intel就宣稱,SuperMIM比佔地面積相同的標準MIM電容,電容量增加5倍。具體的是透過新型high-k高介電常數材料在< 0.1nm的薄層中沉積,在兩個或多種材料類型間構成超晶格(superlattice)結構。這次Intel 4在這方面又有了提升,電容密度據說提升2倍,來到了376 fF/μm²。

其他Scaling Booster改進

除此之外,Intel還提到了一些scaling booster相關的尺寸縮減方案改進(Intel這裡應該是稱Hyper Scaling)。例如COAG (Contact-Over-Active-Gate)第二代,這種方案是把原本伸出到閘極之外的接觸點位置,改放到閘級上方。先前有人認為,COAG也可能是Intel 10nm製程走向量產的一大難題;這次的第二代COAG更進一步提升了空間利用率。  
  還有像是dummy gate單元間隔方面的改進(第二代diffusion break);n fin和p fin的間距調整;所謂的gridded interconnect設計,限定via的位置等。這些應該本身也都促成了單元高度和面積的縮減,是電晶體密度提升的重要組成部分。     最後,值得一提的是,Intel希爾斯伯勒晶圓廠應該會率先開始Intel 4製程的生產,隨後是愛爾蘭Fab 34工廠;更多生產計畫未知,這似乎和Intel持有的EUV微影機有很大關係。ASML的EUV微影機缺貨,實則對Intel可能會產生最大的影響。而Intel未來幾代製程要提量的關鍵都在EUV微影機上。希望EUV微影機缺貨不會成為掣肘Intel新製程演進的阻礙,畢竟從Intel展示的這些資料,以及成品現狀來看,Intel的尖端製程更新還是相當讓人期待。 本文原刊登於EE Times China網站        

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