台積電2nm將採奈米片電晶體架構 速度功耗跨進新世代
2022-06-23
作者
蔡銘仁
台積電於2022年北美技術論壇正式發表2nm製程將採用奈米片電晶體架構，全面提升效能及功耗效率。
半導體進入3nm、2nm時代，且業界越來越追求整合，致力讓一顆IC能具備的功能越來越多。因應趨勢，日前如三星(Samsung)、英特爾(Intel)、台積電等半導體大廠，不約而同宣布2022或2023年開始，主力架構將從鰭式場效電晶體(FinFET)逐漸轉移至類奈米片(nanosheet)架構。台積電於2022年北美技術論壇上，更正式發表2nm製程將採用奈米片電晶體架構，全面提升效能及功耗效率。
據台積電分享的資料，2nm採用奈米片電晶體架構，在相同功耗下運算速度增加10到15%；若相同速度下，功耗亦可降低25到30%；預計2025年開始量產。台積電宣稱，這將使效能及功耗效率提升一個世代，藉以協助客戶實現下一代產品的創新，除了行動運算的基本版本，2nm技術平台也會涵蓋高效能版本及完備的小晶片整合解決方案。
隨著半導體製程越來越精細，閘極長度(Gate length)越來越小，閘極下方的氧化物越薄，當來到22nm以下的製程，漏電在MOSFET組成的傳統架構上變得更難克服。3D構造的FinFET則解決了這樣的問題，FinFET將源極(S)和汲極(D)間拉高變為立體結構，讓閘極像是包住源極跟汲極，以此加大閘極與通道間的接觸面積，降低漏電及功耗，現成為16nm、10nm、7nm、到5nm製程的主流。
當製程縮小，空間越來越小，鰭的數量也會隨之減少，持續提升驅動電流會更困難；而奈米片架構，就是其中一個被提出討論的解方。奈米片架構將垂直的鰭轉為水平，透過垂直堆疊奈米片，實現更大的有效導電通道寬度；再者，閘極360度接觸通道的結構，讓導電通道被高介電系數的金屬閘極圍繞，可實現更佳的閘極通道控制，並縮短通道長度。
台積電TSMC FINFLEX架構可望提升晶片速度、降低功耗。 (來源：截自台積電官網)
此外，台積電在論壇中也表示3nm預計於今年下半年量產，並將搭配TSMC FINFLEX架構。其中，TSMC FINFLEX架構提供多樣化的標準元件選擇，包括3-2鰭結構支援超高效能、2-1鰭結構支援最佳功耗效率與電晶體密度、2-2鰭結構則是支援平衡兩者的高效效能，能協助客戶完成符合其需求的系統單晶片設計，各功能區塊採用最優化的鰭結構，支援所需的效能、功耗與面積，同時整合至相同的晶片上。
台積電同時展示客戶所推出的兩項應用系統整合晶片堆疊 (TSMC-SoIC)解決方案的突破性創新，包括全球首顆以TSMC-SoIC為基礎的中央處理器(CPU)，採CoW (Chip-on-Wafer)技術堆疊三級快取靜態隨機存取記憶體；以及採用WoW (Wafer-on-Wafer)技術，堆疊於深溝槽電容晶片之上的智慧處理器。支援CoW 及WoW 的7nm晶片已量產， 5nm技術支援預計於2023年完成。另，為了滿足客戶對系統整合晶片及其他台積公司3DFabric系統整合服務的需求，全球首座全自動化3DFabricTM晶圓廠預計於2022 年下半年開始生產。
台積電北美技術論壇連兩年轉戰線上後，今年恢復實體論壇，於美國加州聖塔克拉拉市舉行。台積電總裁魏哲家表示，「我們身處快速變動、高速成長的數位世界，對於運算能力與能源效率的需求較以往增加的更快，為半導體產業開啟了前所未有的機會與挑戰。值此令人興奮的轉型與成長之際，我們在技術論壇揭示的創新成果彰顯了台積公司的技術領先地位，以及我們支持客戶的承諾。」
