先進封裝的現在和將來

作者 : 黃燁鋒,EE Times China

半導體前段生產製程的技術行進步伐放緩,產業的注意力開始往封裝轉移。尤其是先進封裝製程,已經成為承托未來半導體技術發展的重要依據。

封裝(packaging)是半導體製造流程往後的一道工序:把一片矽製造出來,用某種方法將其連接到板子上。以前封裝企業不像一般前段製造企業那麼受重視,封裝供應鏈常被稱歸於「後段」工序。 但前段生產製程的技術行進步伐放緩,產業的注意力開始往封裝轉移。尤其是先進封裝製程,已經成為承托未來半導體技術發展的重要依據。研究機構Yole Développement的資料顯示,2021年先進封裝市場規模已達到約350億美元;且到2025年這一數字將上升至420億美元。  

圖1:先進封裝所處環節。

  市場營收資料還不是最要緊的——拋開技術革新不談,市場層面「先進封裝」頗有重新定義封測產業鏈價值,或轉移價值重心的意思。如圖1所示,先進封裝在流程中處在「中段」(mid-end)的位置。以前封裝預算是被排除在WFE (Wafer Fab Equipment)預算之外;但從2020年開始,也開始包含晶圓級封裝(wafer level packaging)。 中國長電科技去年提出從「封測」到「晶片成品製造」的概念升級,該公司CEO鄭力提到:「『封測』這個詞已經不能很好地表達『先進封裝』的含義,以及高密度封裝的技術需求和技術實際狀態。所以以『成品製造』描述更為貼切,可以反映當下的IC最後一道製造流程中的技術含量和技術內涵。」這應該是對先進封裝技術對產業鏈影響的最佳寫照。 本文嘗試從大方向談談先進封裝製程發展現狀及前景。 先進封裝技術的誕生基礎 「先進封裝」是相較於「傳統封裝」而言,去年筆者有機會瞭解凌波微步半導體科技的球焊機——這就是傳統封裝技術所用的設備之一,應用於引線鍵合——就是用金屬線將晶片焊盤和基板引腳進行焊合,實現晶片與基板、晶片與晶片之間的電氣與訊號互連。傳統封裝製程在半導體生產製造產業的應用仍然非常廣泛。 不過從能查到的資料來看,「先進封裝」的確切定義存在差別。如部分資料將先進封裝窄化為2.5D/3D封裝;某些專家則認為晶片級封裝(chip scale packaging)和晶圓級封裝就可以算作先進封裝。 但不同的「先進封裝」定義有共性,即封裝尺寸顯著縮減、不同訊號連接點間距變得很小。比如說高精準度的晶片倒裝(flip chip),從凸點間距(bump pitch)的角度來說,當該值小到某個程度(< 100μm)可被冠以「先進」之名。其實單是晶片倒裝,在實施方面都有不少差異可談,如Intel較多投入的熱壓接合(Thermocompression bonding,TCB)——這項技術對於Intel的3D封裝方案也顯得尤為重要。 實現間距微縮先進性的,如蘋果(Apple)晶片較早採用更高密度的封裝技術,晶片die封裝以90~60μm的間距量級放在載體晶圓/平台之上,相比傳統的晶片倒裝,密度高出大約8倍。載體晶圓/平台再進一步擴散出I/O (例如向PCB擴散),這是現在常說的「fan-out」扇出型封裝一詞的來源。伺服器、汽車等HPC平台的CPU、GPU等晶片當大規模應用這樣的技術。 在說先進封裝技術路線之前,有必要解決一個基本問題,那就是為什麼需要先進封裝技術?摩爾定律描述的是一定週期(12~18個月)內電晶體密度提升1倍。而當代先進製程實現的大致上是每3年電晶體密度提升1倍。之所以實際發展步調更慢,除了製程推進更有難度之外,另兩個重要原因是SRAM縮放停滯,以及資料I/O發展速度很慢。尤其是後者,資料I/O傳輸每4年才提速1倍。所以電晶體密度推進,和I/O資料傳輸速率變化是不對等的。  

圖2:封裝技術發展方向。

(來源:應用材料)

    對於資料I/O來說,晶片本身需要容納更多的資料通訊「點」才能實現越高的傳輸速率,才能與外界更高效地溝通。 90年代就問世的晶片倒裝法,算是這個問題的一大推進之道。晶片倒裝是相對於引線鍵合而言,簡而言之,die是翻轉過來的,金屬互聯層面向下方,而電晶體倒反而在上面(圖2)。晶片倒裝也是後續更多先進封裝技術的基礎。 不過晶片倒裝以往的發展也相當緩慢。傳統倒裝晶片封裝,實現的這些資料通訊接觸「點」之間的間距,或者說bump pitch在150μm~200μm之間。相對先進一些的,台積電N7製程把bump pitch降到了130μm,而Intel 10nm製程則讓此值下探到了100μm。 這麼多年來晶片倒裝達成的bump pitch間距變化都是不大的。bump pitch所定義的I/O這20年來,只有2.35~4倍的提升,和晶片之上電晶體密度這些年來的變化相比實在是「不思進取」。 I/O密度或者I/O觸點數難以提升也帶來一個比較大的問題:更早的設計如果要用新的製程,則設計本身對應縮小;但I/O會對此造成障礙,因為I/O還是需要很大的空間來擺放,整個die的尺寸難以對等的方式縮小;這被稱為pad limit。 緩解I/O限制帶來的性能效率降低有一些解決方案,比如說在die內增加更大容量的cache——也就是近記憶體運算(near-memory computing),借用這類方案的晶片現在也不少,典型如蘋果。另一個重要解決方案是增加專用運算單元或電路,或者叫異質運算。如現在大型SoC上都有專門的AI運算單元,專用於影像處理的ISP;資料中心的晶片上還有專門用來跑hypervisor、管理堆疊、相關於網路(networking)的部分(DPU)。 這些方案的本質都是通過增大die size,或「燒錢」的方式來提升晶片效率,緩解I/O資料傳輸的儲存牆問題。不過增加die size也會遇到一個更現實的問題,就是die大到一定程度會超過了微影機可處理的極限尺寸——這個限制叫做reticle limit。現在的高階GPU單die的尺寸已經十分接近reticle limit。所以晶片並不能無節制地做大。 在元件微縮速度變慢、pad limit和reticle limit之外,還有一個比較大的問題,就是先進製程成本的顯著攀升。摩爾定律說隨著電晶體尺寸變小,晶片製造理應帶來成本效益。但近兩代先進製程的發展,可看到電晶體變小以後,單個電晶體的成本在急劇增加;晶片單位面積的造價也在急劇成長。這一點似乎比較反常識,卻是確確實實存在,這就加劇了晶片做大以後造成的良率下降和成本的顯著提升。 基於時代對運算力需求的提升,I/O發展速度的局限性,近記憶體運算/異質整合的發展趨勢,晶片尺寸做大的限制,以及先進製程製造成本的急劇提升,先進封裝製程就成為時代發展的必然。chiplet成為晶片設計與製造主流的必要性。通俗地說,chiplet就是把一片原本的大晶片切分成多個小片的chiplet,藉由先進封裝技術將其「組合」,工作起來就和一片大晶片一樣。 當然chiplet也需要配合前文提到的bump pitch更為密集的先進封裝方式。例如扇出型封裝——更少受制於pad limit,不僅密度更高,而且封裝的晶片間互聯I/O數也不少;而chiplet這種小die形態,本身也搞定了reticle limit限制。 Achronix的eFPGA IP在異質運算上有頗為廣泛的應用。在是否採用先進封裝製程的問題上,該公司產品行銷總監Bob Siller表示:「我們目前的產品使用有機基板封裝技術。未來,Achronix正在評估在下一代產品中使用先進的2.5D封裝技術,這將為異質整合提供更多的選擇。」其驅動力在於「先進的封裝可以支援Achronix基於chiplet技術建構模組化產品。透過利用先進的封裝,Achronix可以更快地進行創新以滿足多個市場的需求,而不必為每一代新產品重新設計整個單片FPGA元件。」Siller表示。 Achronix本身也是開放專用域架構(ODSA)和UCIe (Universal Chiplet Interconnect Express)產業聯盟成員。UCIe是推動chiplet互連統一的標準——從主要半導體企業對UCIe的支援都能看出異質整合、chiplet技術,以及先進封裝製程未來的發展潛力。 Siller提到,標準機構在開發下一代D2D實體層介面和控制器,借此Achronix客戶能夠用其eFPGA IP來建構客製的FPGA chiplet。「這些chiplet可以整合在一個有機基板或更先進的封裝上,例如中介層(interposer)或扇出RDL類型的封裝。」Siller補充。 異質整合成本分析 既然先進封裝和異質整合技術這麼好,技術採用為何還需要評估呢?前期的技術複雜性和成本投入應該是企業需要考慮的。Siller也在採訪中談到基於chiplet的解決方案更複雜:「挑戰不僅在於這樣組裝成的系統的設計和驗證,還在於已知為良好的chiplet在採購和製造過程中的組裝測試。如果chiplet及各部分來自不同的製造商,那麼D2D介面的互通性和合規性測試也會很複雜。」 實際上chiplet並不算新技術。除了資料中心、汽車等HPC平台逐漸普及;消費產品之上,也已經能夠見到基於chiplet高階封裝的處理器晶片——這兩年Intel的Core處理器會將這種技術在PC平台普及;蘋果M1 Ultra則已基於2.5D封裝做到大規模普及。 這是基於走量攤薄成本的例子。從chiplet實施更具體的層面來看,晶片採用chiplet方案的確也帶來了更多的工程問題和更高的複雜度。  

圖3:常見2.5D封裝方案。

(來源:Intel)

  照例簡單解釋什麼是2.5D封裝和3D堆疊。比較常見的2.5D封裝,會把一片大die切成一個個小die (chiplet),然後把這些小die都放到一個矽中介層上,這個矽中介內部可實現die之間的互連(redistribution layers,RDL)。不過在不同方案下,die之間的互連方案可能是多樣的。如Intel EMIB就沒有採用矽中介,而是直接在封裝基板上「挖」出矽橋(silicon bridge),實現die之間的互連,如圖3所示。 而3D堆疊顧名思義,就是不同的die可以疊起來,形成3D立體結構。die與die之間透過micro-bump或者混合鍵合(hybrid bonding)方案實現互連。  

圖4:先進封裝示例圖。

  圖4能夠比較到位地反映進行先進封裝時,不同層級之間的關係。示例中的這顆晶片用了3D堆疊的DRAM (右上角),疊了2層die的chiplet (左上角)。這兩部分透過中間層的中介層進行互連(2.5D封裝)——其中RDL用於訊號互連,包括觸達封裝基板的部分。 圖中出現了不同大小和間距的bump與鍵合方式,包括C4 Bump (間距在110~150μm之間)、μBump( 40~55μm間距),以及左上兩個die進行3D堆疊的hybrid bonding。矽中介部分,在bump和RDL之間還需要矽通孔(TSV);而die的3D堆疊貫穿也用到了μTSV。 Synopsys在今年的IEDM之上,將這種chiplet式的異質整合實施方案與monolithic (一整片die)在成本方面進行比較。Synopsys與IC Knowledge合作開發預測模型,基於2nm製程進行成本上的估算。比較中的這顆SoC晶片包括採用GAA電晶體,17層金屬層,600mm × 2 die size——其中65%邏輯電路,20% L3 SRAM,外加10%的I/O電路。 在異質整合的實現上,L3 SRAM疊在核心die上面,採用上述hybrid bonding方案(AMD現在已經開始採用);I/O die單獨出來——這片die採用90nm製程製造;然後用2.5D封裝的方案,把它們封裝在一起。 最終IC Knowledge和Synopsys得到的結果是,相較於monolithic傳統方案,這種3D堆疊+2.5D封裝方案能夠實現48%的成本節約。成本節約主要來自更高的良率(因為die切分得更小了),且非邏輯電路功能部分不需要用17層金屬層(L3 SRAM為4層,I/O為7層);另外I/O die只需要用90nm製程即可。 相對來說增加成本的部分主要包括die的協同,矽中介需要成本(而且當前的一個技術挑戰也在於中介層如何做得更大,甚至突破reticle limit限制),以及異質整合的封裝測試成本等。兩相抵消就能得到48%這個數字,可見在某些場景下,複雜度的增加是值得的。 Synopsys在IEDM之上的呈現內容除了成本剖析之外,還談到了異質整合方案實施過程中的供電網路(PDN),以及互連電氣分析和對串列、平行匯流排互連實施方案的選擇問題等。 很顯然這樣的方案對於解決本文提到的技術挑戰有相當價值,也是現在半導體製造必行的技術路線。 具代表性的封裝技術 更為人所知、以及公開了較多技術細節的先進封裝與2.5D/3D封裝方案來自Intel、台積電、三星、日月光、Sony等,本文僅大致流覽目前比較熱門的一些技術。台積電有一種晶片倒裝封裝方案較具代表性,主要是基板部分沒有採用ABF (Ajinomoto build-up films)常見流程,而更偏向於半導體製造方式。其RDL比大部分OSAT封測代工廠的方案都更小、更密,故而可實現更複雜的互連。技術歸屬於其InFO (Integrated Fan Out)封裝方案;InFO還有不同的技術分支。  

圖5:台積電3DFabric封裝技術。

(來源:台積電)

  這類扇出晶圓級封裝(FOWLP),日月光也有一種FoCoS (Fan out Chip on Substrate)技術相對類似。筆者猜測長電的XDFOI (X-Dimensional Fan-out Integration)可能亦為其中代表;三星的同類技術方案稱FOSiP (Fan Out System in Package)。 值得一提的是,在台積電InFO封裝技術中,有一種InFO-LSI (Local Silicon Interconnect)——這種技術歸屬於InFO-R,如圖5所示。多個die下方有個「本地矽互連」層。台積電在今年4月的International Symposium on 3D IC and Heterogeneous Integration會議上提到,蘋果M1 Ultra組合兩顆M1 Max的方法就是InFO-LSI,而不是很多人猜測的CoWoS-S。  

圖6:InFO-LSI封裝技術圖示。

(來源:台積電)

  從圖6來看,InFO-LSI的矽橋很像Intel EMIB。但實際上EMIB的成本還是更低:這種方案是把連接多個die的互連矽橋(silicon bridge)放進基板腔裡面。EMIB方案從2018年就開始部分量產了,目前已經要進入大規模應用階段。這一代EMIB的連接間距為55μm,預計第二代、第三代的值會降到45μm和40μm;台積電InFO-LSI的bump pitch間距會更小(25μm)。 InFO-LSI和EMIB於基板材料和製程都是不同的。日月光可相比的技術是FOEB,但FOEB和在基板上「挖」個槽的方法又不太一樣;而且RDL是玻璃基板材料。日月光在宣傳會中比較FOEB與EMIB,其優勢似乎在於佈線密度,但成本會略高些。 台積電更為人所知的2.5D封裝技術是CoWoS。其中CoWoS-R和CoWoS-L可與InFO-R和InFO-L對應。從製程流程來看,其不同之處在於,InFO為「Chip First」製程,也就是先放晶片,然後再建構RDL;CoWoS則先搭RDL,然後再放晶片。  

圖7:Nvidia A100 GPU。

(來源:Nvidia)

  CoWoS-S的知名度可能是這其中最高的,這裡S就是指矽中介。通常die以倒裝的方式封裝在一片被動晶圓(矽中介)之上,矽中介裡面會有各種線路連接。而且CoWoS-S也的確廣泛存在於現有的HPC晶片產品中,如Nvidia的資料中心GPU (圖7)。大部分用HBM記憶體的晶片通常都考慮用CoWoS封裝方案。 值得一提的是,CoWoS-S所用的矽中介技術還在進化,主要體現在其可承載的chiplet總面積變得越來越大。三星有一種叫做I-Cube的技術比較類似於CoWoS-S,百度AI晶片似乎就應用了I-Cube。 最後聊聊更受人矚目的3D堆疊技術。其實die的3D堆疊也不算新鮮,畢竟記憶體領域,3D堆疊已經是很常見的技術了。比如長江儲存的Xtacking技術,疊了128層TLC和QLC。 DRAM實際上也在應用先進3D封裝:三星、SK海力士和美光針對HBM記憶體就已應用先進封裝多年了。SK海力士的HBM3會有12層DRAM die垂直堆疊;三星針對DDR5、LPDDR5X也已經開始疊層。 將來邏輯晶片將更廣泛應用的3D堆疊技術,比較受矚目的是Intel Foveros和台積電SoIC (System on Integrated Chips,分成CoW與WoW兩種)。 die的3D堆疊一般是指兩片主動die,以垂直的方式疊在一起。Intel最早的3D堆疊處理器見於2020年的Lakefield CPU,初代Foveros的bump pitch為55μm。最新一代Foveros技術則將應用於資料中心的Ponte Vecchio——這是一顆非常複雜的資料中心GPU,其上應用了die堆疊的Foveros封裝的bump pitch已經減到了36μm。 預計從明年的第14代Core CPU開始,消費市場會普及Foveros技術。且第14代Core具體會應用Foveros Omni (雙向互連,Omni-Directional Interconnect;第三代Foveros)——這種技術除了bump pitch更小(25μm),透過銅柱可以直接為上層die提供電力和訊號;這種方案也允許下層die的尺寸比上層die更小,而且上下層die可有多個,提升靈活性。從實現來看,Foveros Omni對於其熱壓接合技術也會有更大的依賴性。  

圖8:Foveros Direct。

(來源:Intel)

  而更未來的Foveros Direct (第四代Foveros,圖8)應該會開始用hybrid bonding方案,採用直接的銅-銅鍵合,而不再是micro-bump鍵合連接,鍵合間距預計≤ 10μm,比Foveros Omni提升6倍密度(>10,000 wires/mm²)。 此處hybrid bonding不用bump,而是TSV銅-銅直連的製程難度相當大,比其他封裝方法將實現高得多的整合密度。實際上AMD已應用台積電SoIC方案的3D堆疊技術的晶片問世,AMD稱其為3D V-cache:簡單說,是將三級cach die疊在處理器die的上面,增加了三級cach的容量。3D V-cache已經用了hybrid bonding方案。 先前台積電就已經在宣傳,SoIC鍵合比用micro-bump連接,能夠減少35%的熱阻,以及高得多的互連密度。三星的hybrid bonding技術名為X-Cude,另外市面上能見到出貨最多應用hybrid bonding技術的晶片產品,是Sony的CMOS影像感測器。 「Achronix認為先進的封裝將支援開發出更複雜的、功能更強大的和基於FPGA的產品。我們相信,未來幾代高性能FPGA將利用先進的封裝技術來加快具有新功能的產品的上市時間。」Siller在採訪中說,「半導體製造商無需重新設計整個晶片,而是可以重新設計一個較小的chiplet來添加新功能,同時使用先進的封裝保持基本晶片不變。先進的封裝技術是實現下一代高性能FPGA的關鍵。」 先進封裝技術的崛起將持續提升封測環節的重要性。如長電所言,提升封測的價值不僅需要使前段工序和後段工序有更加緊密的聯繫,更需要把設計、製造、封測融合在一起協同發展,這樣才能使得產業技術水準得到進一步的推廣和提升。那麼傳統封測環節也就升級為「晶片成品製造」產業了。這是先進封裝技術對整個產業的影響。 本文同步刊登於EE Times China 8月號雜誌          

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