細看今年為數不多的「真」4nm製程

作者 : 黃燁鋒,EE Times China

當前真正能夠被TechInsights認為是「真」4nm的也就只有三星4LPE,亦即三星自家Exynos 2200晶片用的製程…

當前真正能夠板上釘釘,被TechInsights認為是「真」4nm的也就只有三星(Samsung) 4LPE,也就是三星自家Exynos 2200晶片用的製程。雖然實際表現好像不怎麼樣,而且作為一個完整製程節點,其改進幅度並不大。 其實到目前為止,大家都不怎麼清楚4LPE的實際性能水準。一方面是高通(Qualcomm)用的三星4nm並非4LPE,而是據說差別甚大的4LPX;另一方面Exynos 2200的性能水準雖然不可靠,但同節點沒有直接的比較物件,更何況三星LSI的晶片設計水準…     無論如何,技術和工程層面所作的努力,在半導體尖端製程上都是不易的。去年的IEEE國際電子元件大會(IEEE International Electron Devices Meeting)上,三星曾大致介紹過這代製程。 雖說4LPE製程已經是三星晶圓代工廠的最後一代FinFET元件製程了,但這仍然有利於瞭解三星晶圓代工廠目前的技術發展水準,乃至當前半導體製造最尖端技術都有哪些特點。 元件微縮與密度變化 三星4nm製程屬於7nm製程之後的一次完整演進,或者說這是個full node (不過它在基本規則上仍然較多地繼承了7LPP)——雖然不知就實際應用來看,其壽命會多久:畢竟後續的3nm才是三星要推的重點。這就意味著4LPE和台積電(TSMC) N4的定位不一樣,後者是其前代製程的改良版。     就元件層面,從Wikichip的總結來看,三星4LPE製程的鰭(fin)、源極/汲極(S/D)都已經來到了第7代(7nm和5nm分別是第5代和第6代);應用更多EUV微影也是已知資訊。 似乎從高性能(HP)和高密度(HD)單元來看,兩種CPP (Contact Poly Pitch)間距相比5LPE都沒有變化。三星之前談到4LPE是有元件層面的pitch scaling——或者說電晶體間距變小,但沒有說具體怎麼縮;2019年,Wikichip曾說4LPE製程的fin pitch有變化(27→25nm),金屬互連尤其是M1層有顯著變動(40→28nm)。 在電晶體密度方面,Wikichip早前就估算4LPE密度大約有8%的提升。這就讓三星4LPE在電晶體密度上和台積電N5達到了相似的水準,都在140MTr/mm² (百萬電晶體每平方毫米)左右——這是高密度單元庫的密度情況。  

(來源:WikiChip)

  高性能單元部分,4LPE的電晶體密度約為97.1MTr/mm²。這個值和台積電N5的高性能單元庫也相對接近,但略密一些。目前尚不清楚台積電「真」4nm (因為N4已被TechInsights認為和5nm區別不大)可達成的實際密度提升,N4或N4P理論上也會有元件密度的小幅提升(台積電公開的值是6%)。單純從元件密度來看,N4和4LPE應該也差不了多少。 不過不要忘了尖端製程的另一名選手Intel。Intel 4製程的高性能單元電晶體密度可能達到了大約120MTr/mm²,這就讓台積電和三星的4nm都不怎麼夠看了。但一方面是Intel 4至少也要等到明年才來,另一方面是Intel 4製程是沒有高密度庫。 元件密度問題上另外值得一提的是,4LPE在SRAM部分提供了一種超高密度(UHD) SRAM單元,不過利用的主要是COAG特性,也就是單元scaling booster方面的最佳化。只不過三星也沒有公開UHD SRAM單元的尺寸資訊,本文也無從和台積電製程比較。 單元層面的密度最佳化 一般元件層面的各種間距若無太大變化,則密度提升或者說die size縮減要靠的就是所謂的scaling booster最佳化方案。前面已提到,4LPE至少提供了高性能和高密度單元,這兩個單元選擇都包含了兩種gate pitch,分別是54nm和60nm,相比於5LPE是一樣的。高密度單元高度200nm,高效能單元高度254nm,據說這讓4LPE的單元成為目前已知單元高度的製程節點裡最短的單元。 三星表示,4LPE相較於5LPE有額外的一些BEOL (back-end-of-line)和MOEL (middle-end-of-line)最佳化,使高密度和高效能單元的性能分別提升了3%和5%。     FEOL、MEOL、BEOL是什麼意思?CMOS製造大方向可以切分成3塊,就是FEOL、MEOL和BEOL。FEOL也就是前端製造過程,一般是wafer之上的電晶體/元件等級的layout;而MEOL則可理解為電晶體等級的互連——不過MEOL僅限在電晶體層級的互連上,是低層級的互連;BEOL後端流程進行的是P&R (placement and routing)階段的互連,當然其中還涉及到很多細節。 藉由各方面的最佳化,典型Vdd之下,4LPE比5LPE性能綜合提升約7%,而功耗降低12%;低Vdd之下,這兩個數字則分別是10%和12%。  

(來源:S. Badel et al., "Chip Variability Mitigation through Continuous Diffusion Enabled by EUV and Self-Aligned Gate Contact," 2018 14th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), 2018, Fig.2,9, doi: 10.1109/ICSICT.2018.8565694.)

  具體談談scaling booster方面的特性。三星早在14nm製程之上就導入了SDB (single diffusion break;也稱single dummy gate;如上(b)。這是一種典型的可縮減單元尺寸的方案,簡單來說是縮減原本用於隔離相鄰單元的位置的長度,達到讓單元更緊密的目的。4LPE也不例外,三星用類似的技術已經很多年了。 不過值得一提的是,在7nm製程前後,三星導入了一種MDB (mixed diffusion break)。對應的技術似乎是三星的獨家方案,據說能夠更為精確地進行diffusion break相關時序與漏電分析,混合使用SDB和DDB (double diffusion break,上圖a)達成更好地性能與功耗平衡。8nm、7nm和5nm都選擇了MDB方案。 其實單純使用SDB需要考慮很多複雜的問題,像這樣的方案在某些情況下會面臨電特性、性能方面的不良效應。無法得知是三星已最小化影響,還是為了追求更高的密度。但三星也提供了在SDB方案下,和dummy gate (insulator)不同距離之下的gate的漏電情況,差別似乎還是非常小。     另外一個比較重要的方案是COAG (contact over active gate)。以前的閘極接點(gate contact)是放在nMOS與pMOS元件之間的所謂ETE部分——接點位置要伸到外面去,這會佔據額外的die面積。三星是從7nm開始,把這個觸點位置逐漸移到邊緣位置。 而在4nm上,三星終於把gate contact搬到了active area位置(Rx),進一步縮減了單元高度, Intel似乎早就這麼作了。但可能當時的製程水準還沒有像現在這麼高,台積電也是在5nm製程上達成COAG。COAG的實現據說是很不容易。 實則像SDB、COAG這種看起來只是位置問題,牽扯的因素很多。且不說達成位置擺放精確度之類的工程問題,要在不同位置下確保某些關鍵電特性的一致性,還是相當考驗晶圓代工廠的技術能力。比如SDB的應力控制;而像COAG這類方案下,三星還特別公佈把contact接點放在不同位置上,閾值電壓的變化情況。至少就三星公佈的資料來看,從現在的gate contact,到先前放置的邊緣,不同位置的電壓漂移不到10mV。 到這種微觀世界的小調整,尖端製程上任意物理位置layout變化、材料、化學等相關的微調都會帶來很多副作用,對最終的性能都將造成影響。所以像pitch scaling之外的這些scaling booster方案,要實施起來也很費時費力。 不過從這兩年晶圓代工廠的推進工作來看,尤其是三星自7nm之後開展的工作,都充分說明了晶圓代工廠當下尋求密度突破、die size縮減正越來越多地把工作放到單元層面,或者說減少die上很多看起來像是浪費的面積;畢竟電晶體/元件層面的各種pitch scaling真的沒那麼容易。 本文原刊登於EE Times China網站          

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